En el ámbito de la ingeniería inversa de semiconductores, TechInsights ha dominado durante décadas. El fin de semana pasado, Dylan Patel de SemiAnalysis lanzó oficialmente el primer informe de desmantelamiento público de su laboratorio STEEL (Teardown Engineering & Evaluation Lab), enfocándose en uno de los chips más codiciados del mundo, el Huawei Mate 80 Pro, que utiliza el Kirin 9030 Pro, fabricado con el proceso N+3 más avanzado de SMIC.
El timing es intrigante. TechInsights está siendo vendida a capital privado, mientras que los ingresos de SemiAnalysis ya han superado a este gigante veterano. Dylan eligió este momento para lanzar su espada, utilizando un informe de desmantelamiento de altísimo contenido técnico, acompañado de fotos reales de chips tomadas en el laboratorio de Oregón.
El título del informe es una bomba: la distancia mínima entre metales (pitch M0) de SMIC N+3 es de solo 32.5nm, más pequeña que los 36nm del proceso 18A utilizado por el último procesador Panther Lake de Intel.
¿SMIC ha logrado un espaciamiento metálico más fino que Intel sin EUV?
Si solo se mira el título, esta noticia sería suficiente para hacer estallar toda la industria de semiconductores, pero SemiAnalysis, en la segunda sección del informe, ya echó agua fría sobre ello, diciendo que es un "métrico elegido".
Este artículo te explicará este informe de desmantelamiento.
Densidad alcanzada, costo elevado.
El proceso N+3 de SMIC ha alcanzado la densidad de transistores comparable a la de TSMC N6.
El laboratorio STEEL, mediante análisis de sección transversal TEM (microscopía electrónica de transmisión), midió que la densidad Bohr de N+3 es de 113.4 MTr/mm², ligeramente superior al N6 de TSMC de 107.7 MTr/mm². La altura de la celda se redujo de 252nm en N+2 a 228nm, y la distancia de contacto entre puertas (CGP) se redujo de 63nm a 57nm. Estos números juntos significan que SMIC ha logrado una densidad lógica comparable a la de TSMC en el nivel maduro de 7nm sin EUV.
¿Cuál es el costo?
La capa M0 de SMIC utiliza un patrón de autoalineación cuádruple (SAQP), que implica procesar un patrón de máscara en cuatro etapas para lograr líneas más finas. TSMC N6 en la misma capa solo requiere un patrón doble (SADP). Cuádruple significa más máscaras, mayores requisitos de precisión de alineación, procesos más complejos y costos más altos.
SemiAnalysis vio directamente en la imagen de sección transversal el costo del SAQP: el canal M0 de N+3 presenta un perfil claramente trapezoidal (la parte inferior es más estrecha que la superior), y la parte inferior del canal tiene una clara acumulación de capa de bloqueo. Esta morfología, aunque ayuda al llenado de cobre, aumenta drásticamente la dificultad de control del proceso a esta distancia de 32.5nm.
Usando una metáfora que un trader puede entender: SMIC está imprimiendo billetes del mismo valor nominal, pero el costo de impresión de cada uno es varias veces el de TSMC, y además, el riesgo de rendimiento es mayor. La densidad es la misma, pero la economía es completamente diferente.
Kirin 9030: exprimir cada centímetro de silicio bajo condiciones limitadas.
La capacidad de diseño de chips de Huawei HiSilicon es otra historia en otra dimensión.
En términos de área de chip, el Kirin 9030 es prácticamente del mismo tamaño que su predecesor 9020 (aproximadamente 140mm²), pero internamente tiene más cosas: el CPU ha sido actualizado de 1 gran núcleo + 3 núcleos medios a 1 grande + 4 medios, las unidades de cálculo del GPU aumentaron de 4 a 6, y el NPU también tiene un núcleo Tiny adicional, con cachés de todos los niveles ampliadas. La mejora de densidad de N+3 permite a Huawei empacar más unidades lógicas en el mismo tamaño de chip.
En términos de rendimiento, el laboratorio STEEL citó datos de puntuaciones públicas, con una ubicación muy clara: el rendimiento del GPU del Kirin 9030 (Maleoon 935) es aproximadamente comparable al nivel de los buques insignia de 2022, con un aumento del 70% en la puntuación de 3DMark WLE en comparación con la generación anterior, superando ligeramente al Snapdragon 8+ Gen 1, pero comparado con el actual buque insignia Snapdragon 8 Elite Gen 5, la diferencia está entre 2.4 y 2.6 veces.
La situación del CPU ilustra mejor el problema. El rendimiento por ciclo (IPC) del núcleo grande TaiShan Prime está aproximadamente al nivel del Arm Cortex-X2, un diseño de 2021. El núcleo M1 Firestorm de Apple, lanzado en 2020, todavía tiene un IPC un 35% más alto. El núcleo P del último Apple M5 tiene un IPC un 60% más alto, con un rendimiento absoluto 2.7 veces superior.
La raíz de la brecha no está en el diseño, sino en el proceso. Apple y Qualcomm utilizan el N4 y N3P de TSMC, que tienen ventajas inherentes en la curva de voltaje-frecuencia: en el mismo área se pueden empaquetar más transistores y se pueden alcanzar frecuencias más altas con el mismo consumo de energía. El nivel de diseño central de Huawei está a la par con la generación anterior de la primera línea de la industria, pero está atrapado en una tecnología de fabricación de dos generaciones atrás.
Cuando los procesos se estancan, Huawei está listo para "doblar".
La parte más prospectiva del informe es la presentación de Huawei sobre la ley de escalabilidad τ y la hoja de ruta de LogicFolding en la conferencia ISCAS de 2026.
La escalabilidad tradicional de semiconductores avanza en un plano bidimensional: hacer los transistores más pequeños y las líneas metálicas más delgadas. La ley de Moore ha estado en juego durante décadas, y en esencia, esto es lo que se ha estado haciendo. Huawei ahora propone la escalabilidad τ, trasladando el objetivo de optimización del dominio espacial al dominio temporal, con el núcleo de reducir el costo del tiempo de movimiento y procesamiento de datos, incluyendo la latencia de conmutación de transistores, latencia de propagación de señales, y la latencia de cálculo y almacenamiento.
LogicFolding es la implementación ingenieril de esta teoría. En pocas palabras, es descomponer el mismo módulo lógico en dos capas, apilándolas cara a cara, conectadas a través de un enlace mixto de distancia ultra fina. La ventaja directa de esto es que se acorta la ruta de señal más larga. En los chips modernos, una gran parte del consumo de energía y latencia se gasta en conducir líneas largas y búferes de relevo. Al apilar lógicamente de forma vertical, las rutas clave se acortan, las frecuencias pueden aumentar y el consumo de energía puede disminuir.
Huawei ha presentado una hoja de ruta agresiva: la frecuencia del núcleo grande del Kirin 9030 es de 2.75GHz, ya han logrado en laboratorio 3.39GHz en muestras, y el objetivo es alcanzar 5GHz para 2031, mientras que mediante apilamiento 3D se espera que la densidad equivalente alcance 295 MTr/mm², en comparación con el nivel 14A de TSMC.
SemiAnalysis mantiene una vigilancia al respecto. Señalan que el método de cálculo de densidad de Huawei es diferente al de las fábricas de semiconductores tradicionales: la densidad de apilamiento 3D se calcula según el área de empaque, apilando lógicas activas de múltiples capas, lo que naturalmente dará como resultado números más altos. Si se utiliza el mismo método para calcular la MI450X de AMD (capa superior N2 + capa inferior N3P), la densidad teórica puede alcanzar hasta 460.2 MTr/mm², superando con creces el objetivo de Huawei para 2031.
Pero la dirección en sí merece atención. Huawei, al seguir este camino, esencialmente está tomando "los trabajos de las fábricas de semiconductores y llevándolos a las empresas de diseño de sistemas" bajo condiciones de proceso limitadas. AMD está haciendo apilamiento 3D en cachés con su V-Cache, y el MI350X de AMD ha movido I/O e interconexión a la capa inferior del chip, mientras que Huawei pretende hacerlo de manera más completa, descomponiendo el mismo bloque lógico y distribuyéndolo verticalmente, lo que representa un desafío de ingeniería de otro nivel.
Las restricciones a la exportación están remodelando las dimensiones de la competencia.
La conclusión final de SemiAnalysis es contundente: las restricciones a la exportación no han detenido el progreso de los chips en China, pero han cambiado el camino y el costo del progreso.
La N+3 de SMIC demuestra que se puede alcanzar una densidad lógica de nivel N6 sin EUV. Pero este camino tiene un costo más alto, un proceso más complejo y una dificultad de control de calidad mayor. Con cada paso hacia adelante, la dificultad marginal aumenta: más máscaras, precisión de alineación más estricta y patrones múltiples más costosos. Teóricamente, N+4 podría alcanzar 137.8 MTr/mm² (en comparación con el N5 de TSMC), y N+5, si se añade alimentación desde la parte trasera, podría incluso acercarse al HP de Intel 18A. Pero cada paso es más difícil, más caro y tiene menos margen de error.
Mientras tanto, el proceso N+2 y N+3 de SMIC se está trasladando a Huahong, y empresas de diseño como Alibaba Pingtouge y Cambricon también podrían beneficiarse. El conocimiento de fabricación de chips se está dispersando de una única fábrica de semiconductores a un ecosistema, lo que diluye aún más la efectividad de las sanciones dirigidas a una sola empresa.
En el lado del diseño, Huawei y la Universidad de Pekín ya están desarrollando prototipos de herramientas EDA nacionales para LogicFolding. Esto no equivale a sustituir toda la cadena de herramientas de Synopsys y Cadence, pero la EDA nacional está evolucionando hacia una "optimización colaborativa de arquitectura-proceso-empaquetado".
Un detalle interesante: STEEL descubrió durante el desmantelamiento que la DRAM del Kirin 9030 Pro proviene de Samsung (K4L2E165YD, LPDDR5X-9600, nodo de proceso 1a), mientras que la versión Pro Max de 16GB presenta empaques tanto de Samsung como de ChangXin Storage (CXMT). La fecha de empaque del chip de ChangXin está marcada para la semana 45 de 2025, con una densidad de proceso comparable al nivel de 1z de la industria. Esto significa que los chips de almacenamiento de China han comenzado a entrar en la cadena de suministro de buques insignia de Huawei, aunque la tecnología de proceso aún está uno o dos generaciones por detrás de Samsung y SK Hynix.
Para los inversores, la señal realmente digna de seguimiento es si la ruta de apilamiento 3D de Huawei puede permitir que los chips de fabricación china alcancen un umbral adecuado en teléfonos móviles, inferencia de IA y dispositivos de red, bajo el supuesto de que los costos sean controlables.
Una vez que se alcance el umbral, el valor estratégico de esta cadena de suministro se reevaluará.