Trong lĩnh vực kỹ thuật đảo ngược bán dẫn, TechInsights đã thống trị trong hàng chục năm. Cuối tuần trước, Dylan Patel của SemiAnalysis đã chính thức phát hành báo cáo拆解 đầu tiên từ phòng thí nghiệm STEEL (Teardown Engineering & Evaluation Lab), nhắm tới một trong những con chip được quan tâm nhất trên toàn cầu, Huawei Mate 80 Pro với chip Kirin 9030 Pro, sử dụng quy trình chế tạo N+3 tiên tiến nhất của SMIC.
Thời điểm thật đáng chú ý. TechInsights đang bị bán cho quỹ đầu tư tư nhân, trong khi doanh thu của SemiAnalysis đã vượt qua gã khổng lồ này. Dylan đã chọn thời điểm này để ra tay, sử dụng một báo cáo拆解 có hàm lượng kỹ thuật cực cao, kết hợp với hình ảnh chip thực tế từ phòng thí nghiệm ở Oregon.
Tiêu đề của báo cáo đúng là một quả bom: khoảng cách kim loại tối thiểu của SMIC N+3 (M0 pitch) chỉ 32,5nm, nhỏ hơn cả 36nm của quy trình 18A mà bộ xử lý Panther Lake mới nhất của Intel sử dụng.
SMIC đạt khoảng cách kim loại còn mảnh hơn cả Intel khi không có máy quang khắc EUV?
Nếu chỉ nhìn tiêu đề thì tin này đủ khiến cả giới bán dẫn bùng nổ, nhưng chính SemiAnalysis đã dội gáo nước lạnh ở đoạn thứ hai của báo cáo: đó là một “cherry picked metric” (chỉ chọn một chỉ số được khoanh), một chỉ số cố tình được chọn lựa.
Bài viết này sẽ giúp bạn giải đọc báo cáo tháo rời này.
Mật độ đuổi kịp nhưng cái giá rất đắt
Về mật độ transistor, quy trình N+3 của SMIC đúng là đã đuổi kịp N6 của TSMC.
STEEL phân tích mặt cắt bằng TEM (kính hiển vi điện tử truyền qua), đo được mật độ Bohr của N+3 là 113,4 MTr/mm², nhỉnh hơn TSMC N6 (107,7 MTr/mm²) một chút. Chiều cao đơn vị được thu từ 252nm của N+2 xuống 228nm; khoảng cách cổng cực tiếp xúc (CGP) thu từ 63nm xuống 57nm. Những con số đặt cạnh nhau cho thấy SMIC, dù không có EUV, vẫn làm được mật độ logic ở mức tương đương trình độ trưởng thành 7nm của TSMC thông qua quang khắc DUV thuần túy.
Chi phí là gì?
Lớp M0 của SMIC dùng tự căn bốn lần tạo hình (SAQP): tức là lấy họa tiết của một mask, qua bốn lượt gia công để tạo ra các đường nét mảnh hơn. TSMC N6 trên cùng một lớp chỉ cần tạo hình hai lần (SADP). “Bốn lần” đồng nghĩa số lượng mask nhiều hơn, yêu cầu độ chính xác căn chồng cao hơn, quy trình công nghệ phức tạp hơn và chi phí cao hơn.
Trong hình mặt cắt, SemiAnalysis nhìn thấy trực tiếp cái giá của SAQP: rãnh M0 của N+3 có hình dạng dạng bậc thang ngược rõ rệt (phần đáy hẹp hơn phần trên), và dưới đáy rãnh có dải giàu vật liệu lớp ngăn (blocking layer). Dù hình thái này có lợi cho việc đổ đầy đồng (Cu filling), nhưng với khoảng cách 32,5nm, độ khó kiểm soát quy trình tăng vọt.
Ví von để một nhà giao dịch có thể hiểu: SMIC làm “những tờ đô cùng mệnh giá” nhưng chi phí in mỗi tờ lại cao hơn nhiều lần so với TSMC, và rủi ro về tỷ lệ lỗi cũng lớn hơn. Mật độ giống nhau, nhưng kinh tế học hoàn toàn khác.
Kirin 9030: Trong điều kiện bị giới hạn, tận dụng tối đa mọi “tấc” silicon
Năng lực thiết kế chip của HiSilicon Huawei là một câu chuyện thuộc một chiều kích khác.
Xét theo diện tích chip, Kirin 9030 và thế hệ 9020 trước gần như có cùng kích thước (khoảng 140mm²), nhưng bên trong lại nhét nhiều hơn: CPU nâng cấp từ 1 đại nhân + 3 trung nhân lên 1 đại + 4 trung; số cụm tính toán GPU tăng từ 4 lên 6; NPU cũng có thêm một nhân Tiny; toàn bộ các tầng cache được mở rộng đồng loạt. Mức tăng mật độ N+3 giúp Huawei nhét vừa được nhiều đơn vị logic hơn trong cùng kích thước chip.
Về hiệu năng, STEEL viện dẫn dữ liệu benchmark công khai và đưa ra định vị khá rõ ràng: hiệu năng GPU của Kirin 9030 (Maleoon 935) gần như ngang bằng cấp flagship năm 2022; điểm 3DMark WLE tăng 70% so với thế hệ trước, nhỉnh hơn Snapdragon 8+ Gen 1 một chút. Nhưng so với Snapdragon 8 Elite Gen 5 flagship hiện tại, khoảng cách nằm trong khoảng 2,4 đến 2,6 lần.
Trường hợp CPU càng cho thấy vấn đề. Hiệu năng theo mỗi chu kỳ (IPC) của lõi lớn TaiShan Prime về cơ bản ở mức tương đương Arm Cortex-X2—một thiết kế từ năm 2021. Lõi M1 Firestorm do Apple công bố năm 2020 có IPC vẫn cao hơn 35%. Lõi Apple M5 P mới nhất, IPC cao hơn 60%, và hiệu năng tuyệt đối là 2,7 lần.
Nguyên nhân của khoảng cách không nằm ở thiết kế, mà nằm ở quy trình. Apple và Qualcomm dùng TSMC N4 và N3P—những nút này có lợi thế bản chất trên đường cong điện áp–tần số: cùng diện tích có thể nhét được nhiều transistor hơn, cùng mức công suất có thể chạy tần số cao hơn. Trình độ thiết kế lõi của Huawei tương đương thế hệ trước của nhóm đầu ngành, nhưng lại bị “kẹt” trong quy trình sản xuất lùi hai thế hệ.
Khi không thể tiếp tục đi theo hướng co thu nhỏ quy trình, Huawei chuẩn bị “gập”
Phần có giá trị tiên phong nhất trong báo cáo, là việc Huawei công bố định luật τ-scaling và lộ trình LogicFolding tại hội nghị ISCAS năm 2026.
Phần co thu nhỏ truyền thống của bán dẫn tiến lên trên mặt phẳng 2D: làm transistor nhỏ hơn, làm đường kim loại mảnh hơn. Định luật Moore đi suốt hàng chục năm, về bản chất là đang làm đúng việc đó. τ-scaling mà Huawei đề xuất chuyển mục tiêu tối ưu từ miền không gian sang miền thời gian: cốt lõi là rút ngắn chi phí thời gian cho việc di chuyển và xử lý dữ liệu, bao gồm độ trễ chuyển mạch của transistor, độ trễ truyền tín hiệu, cùng độ trễ của tính toán và lưu trữ.
LogicFolding là hiện thực hóa kỹ thuật của lý thuyết này. Nói đơn giản, đó là tách cùng một mô-đun logic thành hai lớp trên–dưới, xếp chồng đối diện nhau, và kết nối bằng liên kết lai (hybrid bonding) với khoảng cách cực siêu nhỏ. Lợi ích trực tiếp là rút ngắn đường dẫn tín hiệu dài nhất. Trong chip hiện đại, phần lớn công suất và độ trễ tiêu tốn vào việc điều khiển đường dây dài và bộ đệm chuyển tiếp. Khi gập logic theo chiều dọc, đường dẫn tới hạn (critical path) ngắn lại, tần số có thể tăng và công suất có thể giảm.
Huawei đưa ra một lộ trình khá quyết liệt: tần số lõi lớn của Kirin 9030 là 2,75GHz; trong phòng thí nghiệm đã chạy được mẫu thử 3,39GHz. Mục tiêu là đến năm 2031 đạt 5GHz, đồng thời dùng xếp chồng 3D để đẩy mật độ tương đương lên 295 MTr/mm², nhắm tới mức của TSMC dòng 14A.
SemiAnalysis vẫn giữ thái độ cảnh giác. Họ chỉ ra rằng cách tính mật độ của Huawei khác với các nhà gia công truyền thống: mật độ của xếp chồng 3D được tính theo diện tích đóng gói; khi xếp chồng nhiều lớp logic hoạt động lên nhau, tự nhiên sẽ cho ra con số số học cao hơn. Nếu áp dụng cùng phương pháp để tính AMD MI450X (lớp N2 trên cùng + lớp N3P dưới), về lý thuyết mật độ có thể lên tới 460,2 MTr/mm², vượt xa mục tiêu năm 2031 của Huawei là 2031.
Nhưng chính hướng đi đáng được quan tâm. Việc Huawei chọn con đường này, về bản chất, là trong bối cảnh bị giới hạn bởi quy trình, lại “ôm trọn phần việc của nhà gia công” sang cho công ty thiết kế hệ thống. V-Cache của AMD xếp chồng 3D ở mảng cache, còn AMD MI350X đưa IO và kết nối xuống lớp chip phía dưới. Huawei cần làm triệt để hơn: tách trực tiếp cùng một khối logic, phân bố theo chiều dọc. Đây là một thách thức ở mức độ khác hoàn toàn về độ khó kỹ thuật.
Kiểm soát xuất khẩu làm thay đổi chiều cạnh của cuộc đua
Kết luận cuối cùng của SemiAnalysis rất thẳng thừng: kiểm soát xuất khẩu không ngăn được chip của Trung Quốc tiến bộ, nhưng đã thay đổi con đường tiến bộ và cái giá phải trả.
Bằng chứng từ N+3 của SMIC cho thấy không cần EUV vẫn có thể đạt mật độ logic cấp N6. Tuy nhiên, con đường này tốn kém hơn, quy trình phức tạp hơn và tỷ lệ lỗi (yield) khó kiểm soát. Đi tiếp thì độ khó biên ở mỗi bước lại tăng: thêm nhiều mask, yêu cầu độ chính xác căn chồng (overlay) chặt chẽ hơn, cùng chi phí cho đa họa tiết tạo hình (multi-patterning) cao hơn. Về lý thuyết, N+4 có thể đạt 137,8 MTr/mm² (đối dấu TSMC N5); N+5 nếu bổ sung cấp điện ở mặt sau thậm chí có thể tiến gần HP của Intel 18A. Nhưng mỗi bước đều khó và đắt hơn bước trước, không gian dung sai (tolerance) nhỏ hơn.
Trong khi đó, quy trình N+2 và N+3 của SMIC đang chuyển sang Hiwa/Huahong. Các công ty thiết kế như Alibaba Pingtouge, Cambricon cũng có thể là bên được hưởng lợi. Kiến thức sản xuất chip lan từ một nhà máy đơn lẻ sang hệ sinh thái—điều này khiến hiệu lực của lệnh trừng phạt nhắm vào một doanh nghiệp cụ thể bị pha loãng hơn nữa.
Ở phía thiết kế, Huawei và Đại học Bắc Kinh đã phát triển nguyên mẫu công cụ EDA nội địa cho LogicFolding. Điều này không đồng nghĩa thay thế trọn bộ hệ công cụ của Synopsys và Cadence, nhưng EDA nội địa đang tiến hóa theo hướng “tối ưu đồng bộ kiến trúc–quy trình–đóng gói”.
Một chi tiết đáng chú ý: STEEL phát hiện trong quá trình tháo rời rằng bộ nhớ DRAM của Kirin 9030 Pro đến từ Samsung (K4L2E165YD, LPDDR5X-9600, quy trình nút 1a), còn phiên bản Pro Max 16GB đồng thời xuất hiện cả chip bộ nhớ Samsung và module đóng gói của ChangXin Memory (CXMT). Ngày đóng gói chip của ChangXin được ghi là tuần 45 năm 2025. Mật độ quy trình tương đương mức 1z theo thông lệ ngành. Điều này có nghĩa là chip nhớ của Trung Quốc đã bắt đầu bước vào chuỗi cung ứng cao cấp của Huawei, dù quy trình vẫn còn thua Samsung và SK hynix khoảng 1–2 thế hệ.
Đối với nhà đầu tư, tín hiệu thực sự đáng theo dõi nằm ở việc lộ trình xếp chồng 3D của Huawei có thể—trong bối cảnh kiểm soát được chi phí—đưa chip sản xuất tại Trung Quốc đạt ngưỡng “đủ dùng” trong các kịch bản như điện thoại, suy luận AI và thiết bị mạng hay không.
Một khi đã đủ “đúng chuẩn” để thành hiện thực, giá trị chiến lược của chuỗi cung ứng này sẽ được định giá lại.