612_Ceros

Samsung Electronics переглянула свою стратегію для DRAM наступного покоління, додавши раніше проєктний процес B1b до офіційної дорожньої карти та перейменувавши його на D0a — першу в компанії DRAM з суб-10-нанометровим рівнем. За даними ChainCatcher, продукт, який раніше називали D0a, тепер окремо класифікували як D0a-V — цей крок спрямований на прискорення впровадження передових технологій пакування в DRAM загального призначення.

B1b вироблятиме елементи пам’яті та периферійні драйверні схеми на окремих пластинах до їхнього з’єднання шляхом гібридного з’єднання пластина-пластина з прямими мідними міжз’єднаннями. Нинішня комерційна DRAM — це 1c, шосте покоління вузла класу 10 нанометрів із шириною лінії близько 11–12 нанометрів, тоді як наступне покоління 1d — це сьоме покоління вузла класу 10 нанометрів із шириною лінії близько 10–11 нанометрів; його розглядають як де-факто фінальний продукт класу 10 нанометрів. Вертикальна DRAM на транзисторах може зменшити площу комірки з 6F² до 4F², але стикається з проблемами високого відношення товщини до ширини при травленні та витоків. Гібридне з’єднання пластина-пластина вже перебуває у масовому виробництві для CMOS-датчиків зображення та високошарової NAND.