В области полупроводникового реверс-инжиниринга TechInsights доминирует десятилетиями. В прошлые выходные SemiAnalysis официально опубликовала первый публичный отчёт по разборке STEEL (Teardown Engineering & Evaluation Lab), нацеленный на один из самых обсуждаемых в мире чипов — Kirin 9030 Pro, которым оснащён Huawei Mate 80 Pro. Чип изготовлен по самому передовому техпроцессу N+3 компании SMIC.
Время звучит интригующе. TechInsights продают фонду private equity, а выручка SemiAnalysis уже превысила выручку этого старого гиганта. Dylan решает «дать бой» именно на этом этапе, используя отчёт о разборке с очень высокой технической насыщенностью, подкреплённый реальными фотографиями чипов из лаборатории в Орегоне.
Заголовок отчёта — буквально бомба: минимальный шаг металла в SMIC N+3 (M0 pitch) всего 32,5 нм — меньше, чем 36 нм у техпроцесса 18A, который использует новейший Panther Lake процессор Intel.
SMIC без EUV-литографических машин смог сделать шаг металла тоньше, чем у Intel?
Если смотреть только на заголовок, эта новость способна взорвать весь полупроводниковый круг, но сама SemiAnalysis во втором абзаце отчёта остужает пыл: это «cherry picked metric», то есть показатель, который специально подобрали.
В этой статье я разберу для вас этот отчёт о разборке.
Плотность «догнали», но цена высокая
По плотности транзисторов техпроцесс SMIC N+3 действительно догнал TSMC N6.
STEEL в лаборатории с помощью TEM (просвечивающей электронной микроскопии) по сечениям измерила плотность на N+3: 113,4 MTr/mm² — немного выше, чем 107,7 MTr/mm² у TSMC N6. Высота элементов уменьшилась с N+2 (252 нм) до 228 нм, а расстояние между контактной затворной структурой (CGP) — с 63 нм до 57 нм. В совокупности эти числа означают: SMIC без EUV, за счёт чистой DUV-литографии, смогла довести плотность логики до уровня зрелого 7-нм класса TSMC.
Какова цена?
На слое M0 SMIC используют само-синхронизированное четырехкратное шаблонирование (SAQP): рисунок с одного фотошаблона проходит четыре этапа обработки, чтобы получить более тонкие линии. В TSMC N6 на том же слое достаточно двойного шаблонирования (SADP). Четырежды — это большее число фотошаблонов, повышенные требования к точности совмещения, более сложный технологический процесс и более высокая стоимость.
SemiAnalysis прямо увидела цену SAQP на сечениях: у N+3 канавка M0 имеет заметный перевёрнутый трапециевидный контур (основание уже, чем верх). На дне канавки видно чёткое обогащение слоя-задержателя. Такая форма помогает заполнению медью, но при шаге 32,5 нм сложность технологического контроля резко возрастает.
Образно, понятным трейдеру языком: SMIC печатает купюры того же номинала, но стоимость печати каждой в несколько раз выше, чем у TSMC, а риск по выходу годных — ещё больше. Плотность одинаковая — экономика полностью другая.
Kirin 9030: в условиях ограничений выжать из каждого квадратного сантиметра кремния
Способности Huawei HiSilicon в проектировании чипов — это история другого измерения.
По площади чипа Kirin 9030 и предыдущий 9020 почти одинаковы (около 140 мм²), но внутри «запихнули» больше: CPU обновили с 1 большого ядра + 3 средних до 1 большого + 4 средних. GPU увеличили число вычислительных блоков с 4 до 6. NPU тоже получил ещё одно маленькое ядро, а все уровни кэша расширили по всей линии. Увеличение плотности на N+3 позволяет Huawei разместить больше логических блоков в чип того же размера.
По производительности STEEL лаборатория ссылается на публичные результаты бенчмарков и даёт достаточно ясную привязку: GPU в Kirin 9030 (Maleoon 935) примерно сравнялась с флагманским уровнем 2022 года, а 3DMark WLE вырос на 70% по сравнению с прошлым поколением — чуть выше, чем у Snapdragon 8+ Gen 1. Однако по сравнению с текущими флагманами Snapdragon 8 Elite Gen 5 отставание составляет 2,4–2,6 раза.
С CPU это ещё нагляднее. Производительность на каждый такт (IPC) большого ядра TaiShan Prime примерно на уровне Arm Cortex-X2 — дизайн 2021 года. Ядро Apple M1 Firestorm, выпущенное в 2020 году, имеет IPC всё ещё на 35% выше. Самое новое ядро Apple M5 P: IPC на 60% выше, а абсолютная производительность — в 2,7 раза.
Корень разрыва не в дизайне, а в техпроцессе. Apple и Qualcomm используют TSMC N4 и N3P — эти техпроцессы имеют принципиальные преимущества на кривой «напряжение—частота»: при той же площади можно уместить больше транзисторов, а при той же мощности — работать на более высоких частотах. Уровень ключевого дизайна Huawei соответствует лидирующему прошлому поколению отрасли, но она оказалась «зажата» производственными технологиями, на две ступени позади.
Когда масштабирование техпроцесса застопорилось, Huawei готовится «согнуть»
Самая перспективная часть отчёта — то, что Huawei на конференции 2026 ISCAS раскрыла закон масштабирования τ и дорожную карту LogicFolding.
Традиционное масштабирование полупроводников продвигается по двумерной плоскости: делать транзисторы меньше, а металлические линии — тоньше. Закон Мура десятилетиями сводился к этому. То, что сейчас предлагает Huawei — масштабирование τ, — переносит оптимизационную цель из пространственной области во временную: ключ в сокращении временных затрат на перемещение и обработку данных, включая задержку переключения транзисторов, задержку распространения сигналов, а также задержку вычислений и памяти.
LogicFolding — это инженерная реализация этой теории. Простыми словами: один и тот же логический модуль делят на верхний и нижний слои, затем «складывают» их лицом к лицу и соединяют посредством гибридной бондинговой технологии с сверхмалым шагом. Прямой плюс — сокращение длины самого длинного сигнального пути. В современных чипах значительная часть энергопотребления и задержек уходит на управление длинными линиями и ретрансляционные буферы. Когда логику «сгибают» вертикально, критический путь становится короче: частоту можно поднять, а потребление — снизить.
Huawei задаёт агрессивную дорожную карту: частота большого ядра в Kirin 9030 — 2,75 ГГц; в лаборатории уже запущены инженерные образцы на 3,39 ГГц. Цель — достичь 5 ГГц к 2031 году, а через 3D-стековку довести эквивалентную плотность до 295 MTr/mm² — вровень с уровнем TSMC 14A.
SemiAnalysis сохраняет настороженность. Они отмечают, что Huawei считает плотность по-другому, чем традиционные контрактные производители: плотность 3D-стека считают по площади упаковки. Многоуровневую активную логику складывают вместе — и, естественно, получаются более высокие цифры. Если тем же методом посчитать AMD MI450X (верхний уровень N2 + нижний уровень N3P), теоретическая плотность достигает 460,2 MTr/mm² — значительно выше цели Huawei на 2031 год (2031).
Но сам вектор стоит внимания. По сути, когда Huawei идёт по этому пути, в условиях ограниченности по техпроцессам она «перетягивает работу контрактного производства» на системную компанию-дизайнера. AMD V-Cache делает 3D-стек на кэшах; AMD MI350X переносит IO и интерконнект на нижний чип. Huawei должна сделать ещё радикальнее: прямо разделить один и тот же логический блок и распределить по вертикали — это уже другой порядок по инженерной сложности.
Экспортные ограничения переформатировали измерение соревнования
Финальный вывод SemiAnalysis прямолинеен: экспортные ограничения не остановили прогресс китайских чипов, но изменили путь этого прогресса и цену, которую приходится платить.
N+3 от SMIC доказывает, что без EUV можно достичь уровня логической плотности вплоть до N6. Но этот путь дороже: процесс более сложный, а выход годных труднее контролировать. Дальше идти — значит, что каждая следующая ступень добавляет предельную сложность: больше фотошаблонов, более строгая точность совмещения, более дорогие многошаговые этапы формирования рисунка. Теоретически N+4 может достичь 137,8 MTr/mm² (вровень с TSMC N5), а N+5 — при добавлении заднего питания — даже приблизиться к HP-версии Intel 18A. Но каждый шаг тяжелее и дороже предыдущего, а допуск для ошибок становится меньше.
Тем временем техпроцессы SMIC N+2 и N+3 переносятся на Хуачжун (HuaHong). Дизайнерские компании вроде Alibaba Pingtouge (平头哥) и Cambricon (寒武纪) тоже могут выиграть. Производственные знания распространяются не от единственного завода, а по экосистеме — из-за этого эффективность санкций против одной конкретной компании ещё сильнее размывается.
На стороне дизайна Huawei и Пекинский университет уже разрабатывают прототипы отечественных EDA-инструментов для LogicFolding под LogicFolding. Это не значит, что полностью заменяются Synopsys и Cadence, но отечественные EDA развиваются в направлении «совместной оптимизации архитектуры—техпроцесса—упаковки».
Интересная деталь: в ходе разборки STEEL обнаружила, что DRAM в Kirin 9030 Pro производства Samsung (K4L2E165YD, LPDDR5X-9600, техпроцесс 1a), а в Pro Max с 16 ГБ одновременно встречаются упакованные компоненты и Samsung, и ChangXin Memory Technologies (CXMT). Дата маркировки на чипах ChangXin — 45-я неделя 2025 года; плотность по техпроцессу сопоставима с уровнем 1z в отрасли. Это означает, что китайские чипы памяти уже начали входить в цепочку поставок Huawei для флагманов, хотя по техпроцессу они всё ещё отстают от Samsung и SK hynix на одно-два поколения.
Для инвесторов действительно важный сигнал — сможет ли 3D-стековочная дорожная карта Huawei, при контролируемой стоимости, вывести отечественные чипы на «достаточный» уровень для таких сценариев, как смартфоны, AI-инференс и сетевое оборудование.
Как только становится достаточно «хватит», стратегическая ценность этой цепочки поставок будет переоценена.