612_Ceros

Samsung Electronics пересмотрела свою стратегию следующего поколения DRAM, добавив ранее находившийся на стадии проекта процесс B1b в официальный дорожный план и переименовав его в D0a — первое DRAM-поколение компании с нормами ниже 10 нанометров. По данным ChainCatcher, продукт, ранее обозначавшийся как D0a, теперь был выделен в отдельную категорию как D0a-V — это решение направлено на ускорение внедрения перспективной упаковки в DRAM общего назначения.

B1b будет изготавливать ячейки памяти и периферийные драйверные схемы на отдельных подложках перед их соединением с помощью гибридной гибкой склейки «подложка-к-подложке» с прямыми медными межсоединениями. Текущая коммерческая DRAM — это 1c, шестое поколение узла класса 10 нанометров с шириной линии порядка 11–12 нанометров, тогда как следующее поколение 1d — это седьмое поколение узла класса 10 нанометров с шириной линии порядка 10–11 нанометров; оно рассматривается как де-факто финальный продукт класса 10 нанометров. Вертикальная транзисторная DRAM может уменьшить площадь ячейки с 6F² до 4F², но сталкивается с проблемами травления с высоким соотношением сторон и повышенной утечкой. Гибридная гибкая склейка «подложка-к-подложке» уже массово применяется для CMOS-датчиков изображений и высокослойной NAND.