Vice-presidente da TSMC: CoWoS de máscara 5,5x entra em produção em massa; placas ABF viram o próximo gargalo crítico após a memória
Em 11 de maio, o vice-presidente sênior de Advanced Packaging da TSMC, Ho Jun, afirmou publicamente que o tamanho de máscara de 5,5x para a CoWoS já foi formalmente colocado em produção em massa. Ele disse que a taxa de rendimento do produto permanece estável, acima de 98%, e que a meta é levar a CoWoS a um tamanho de máscara de 14x em 2029. Ao mesmo tempo, ele indicou que a placa ABF se tornará o próximo gargalo mais crítico na cadeia de suprimentos de empacotamento para IA, depois da memória, e que uma estratégia de compras multifornecedora também não conseguiria resolver essa situação. Com a CoWoS, a capacidade produtiva em três anos triplica; o rendimento em produção em massa da máscara 5,5x se aproxima da perfeição
Ho Jun revelou que, nos últimos três anos, a capacidade da CoWoS da TSMC quase dobrou ano a ano. Atualmente, o mundo opera 10 fábricas de advanced packaging, e a oferta geral já está bem próxima das necessidades dos clientes, mas ainda não foi totalmente atendida. Ele admitiu que, embora trabalhe com o setor de empacotamento desde a década de 1990, jamais imaginou que o advanced packaging apresentaria um crescimento tão exponencial nos últimos anos. A CoWoS, inclusive, virou uma expressão amplamente conhecida em Taiwan.
Ele brincou dizendo que, hoje, sua apresentação pessoal é extremamente simples: “Hi, I’m the CoWoS guy (sou a pessoa que faz CoWoS)”. Quanto ao desempenho de rendimento, o CoWoS no tamanho de máscara 5,5x tem resultados de produção em massa bastante impressionantes: vários clientes de IA mantêm seus produtos em longo prazo com rendimento acima de 98%, e alguns até ultrapassam 99%. Isso mostra que a TSMC tem um nível alto de capacidade de controle de processo em empacotamentos de área extremamente grande.
(Será que a pressão aumenta para a TSMC? EMIB-T da Intel tem rendimento de quase 90% e custo apenas metade do da CoWoS.)
SoIC para acelerar passo de 4,5 micrômetros; estratégia de Chiplets para reduzir custos e melhorar eficiência
Enquanto a TSMC continua ampliando o tamanho das máscaras da CoWoS, sua tecnologia de hybrid bonding (ligação híbrida) do SoIC também avança em paralelo. Ho Jun explicou que o pitch de 6 micrômetros (pitch de ligação) já entrou em produção em massa no ano passado, e a previsão é reduzi-lo ainda mais para 4,5 micrômetros em 2029. Com isso, será possível obter uma arquitetura de empilhamento 3D na qual um chip A14 é diretamente empilhado sobre outro chip A14. A densidade de interconexões pode superar mais de 50 vezes as soluções tradicionais, e a eficiência energética pode melhorar em 5 vezes.
Na estratégia de Chiplets (pequenos chips de silício que podem ser combinados com outros dies para formar um único dispositivo de empacotamento), Ho Jun ressaltou que seu valor não está apenas em ultrapassar o limite do tamanho das máscaras. O ponto-chave é permitir que circuitos analógicos e módulos de computação sejam projetados separadamente, de modo que o cliente não precise migrar todas as funções para o nó de processo mais recente, reduzindo efetivamente os custos globais de desenvolvimento.
A TSMC já introduziu algoritmos para fazer matching de dies (die matching), selecionando combinações de dies com características mais compatíveis. Assim, no nível do empacotamento, é possível aumentar ainda mais a consistência do desempenho do produto. Ho Jun comparou seu papel a “o maior aplicativo de relacionamentos do mundo”. Os clientes fornecem algoritmos complexos de pareamento; a TSMC usa sua rede global de fabricação para encontrar, para cada die, o “par romântico” mais adequado, concluindo a montagem e a entrega no prazo.
Ho Jun: quanto maior o empacotamento, maiores devem ser as exigências de qualidade — acima do nível automotivo
Com a rápida expansão dos tamanhos de empacotamento para IA, a abordagem tradicional de “testar apenas o chip e o próprio encapsulamento” vai perdendo eficácia. Ho Jun apontou que, quando a CoWoS supera três vezes o tamanho de máscara, a interação entre o empacotamento e a placa de circuito, estruturas de dissipação de calor e o sistema como um todo torna-se cada vez mais complexa. Para manter o controle de perda de rendimento (falhas) do sistema de IA de grandes dimensões dentro de um intervalo aceitável, o padrão de qualidade de um único componente de empacotamento precisa exceder o nível automotivo.
Por isso, a TSMC está promovendo a arquitetura STCO (System-Technology Co-Optimization, otimização cooperativa de sistema e tecnologia), exigindo que o chip, o empacotamento, o substrato, o PCB e o design de refrigeração sejam otimizados em conjunto já antes da produção em massa. Dessa forma, limites térmicos, mecânicos e de confiabilidade do sistema real são incorporados ao processo de desenvolvimento desde o início.
Os casos reais da TSMC deixam claro a gravidade do problema: após integrar o mesmo chip em diferentes sistemas, alguns produtos apresentam danos em die-edge (borda do die sem encapsulamento) que nunca foram observados na etapa de validação de componentes. No fim, é necessário ajustar em conjunto com o cliente o layout do PCB, a configuração de componentes passivos e os processos de fabricação. Esse tipo de fenômeno mostra claramente que as condições de contorno do sistema se tornaram uma variável-chave na validação de empacotamentos de IA de grandes dimensões.
Placas ABF em situação crítica; estratégia de múltiplas fontes vira uma faca de dois gumes
Ho Jun também mencionou que, nos próximos anos, a cadeia de suprimentos de IA enfrentará simultaneamente a pressão por falta de memória e de placas ABF. Para disputar capacidade de produção de substratos, os clientes adotam amplamente estratégias de compras multiforncedoras. Porém, as diferenças entre substratos de fornecedores distintos em coeficiente de expansão térmica e características mecânicas estão intensificando a dificuldade de controle de coplanaridade (coplanarity) e de obtenção de rendimento na integração e entrega de sistemas. Assim, a estratégia multiforncedora acaba se tornando uma faca de dois gumes.
Diante da pressão de que produtos e tecnologias de IA iteram a cada ano, a TSMC transformou internamente seu modelo de desenvolvimento de “desenvolvimento sequencial” para “desenvolvimento em paralelo”, fazendo com que as equipes de tecnologia, fabricação e clientes avancem simultaneamente. Os produtos dos clientes podem até entrar em produção antes mesmo de o test vehicle (veículo de testes) concluir a validação, exigindo que muitas melhorias de processo sejam feitas de forma imediata dentro do ciclo de produção em massa.
A TSMC também se comprometeu a, antes da produção em massa, anunciar as condições de contorno do sistema nos seis trimestres anteriores e coletar amplamente o feedback dos clientes, garantindo que a tecnologia esteja alinhada às necessidades reais no momento da validação.
Ho Jun também apelou para que toda a indústria construa em conjunto, por meio da OCP (Open Compute Project), padrões e melhores práticas de validação em nível de sistema. A combinação de simulações mecânicas iniciais e dados de testes reais mais tarde, junto com uma gestão cooperativa da cadeia de suprimentos, pode acelerar conjuntamente o desenvolvimento e o avanço para produção em massa dos produtos de IA.
(Está vindo a onda de aumento de preço das placas ABF! Ajinomoto pretende reajustar em 30%, as três maiores fabricantes de placas taiwanesas registram recorde de receita primeiro)
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Em 11 de maio, o vice-presidente sênior de Advanced Packaging da TSMC, Ho Jun, afirmou publicamente que o tamanho de máscara de 5,5x para a CoWoS já foi formalmente colocado em produção em massa. Ele disse que a taxa de rendimento do produto permanece estável, acima de 98%, e que a meta é levar a CoWoS a um tamanho de máscara de 14x em 2029. Ao mesmo tempo, ele indicou que a placa ABF se tornará o próximo gargalo mais crítico na cadeia de suprimentos de empacotamento para IA, depois da memória, e que uma estratégia de compras multifornecedora também não conseguiria resolver essa situação. Com a CoWoS, a capacidade produtiva em três anos triplica; o rendimento em produção em massa da máscara 5,5x se aproxima da perfeição
Ho Jun revelou que, nos últimos três anos, a capacidade da CoWoS da TSMC quase dobrou ano a ano. Atualmente, o mundo opera 10 fábricas de advanced packaging, e a oferta geral já está bem próxima das necessidades dos clientes, mas ainda não foi totalmente atendida. Ele admitiu que, embora trabalhe com o setor de empacotamento desde a década de 1990, jamais imaginou que o advanced packaging apresentaria um crescimento tão exponencial nos últimos anos. A CoWoS, inclusive, virou uma expressão amplamente conhecida em Taiwan.
Ele brincou dizendo que, hoje, sua apresentação pessoal é extremamente simples: “Hi, I’m the CoWoS guy (sou a pessoa que faz CoWoS)”. Quanto ao desempenho de rendimento, o CoWoS no tamanho de máscara 5,5x tem resultados de produção em massa bastante impressionantes: vários clientes de IA mantêm seus produtos em longo prazo com rendimento acima de 98%, e alguns até ultrapassam 99%. Isso mostra que a TSMC tem um nível alto de capacidade de controle de processo em empacotamentos de área extremamente grande.
(Será que a pressão aumenta para a TSMC? EMIB-T da Intel tem rendimento de quase 90% e custo apenas metade do da CoWoS.)
SoIC para acelerar passo de 4,5 micrômetros; estratégia de Chiplets para reduzir custos e melhorar eficiência
Enquanto a TSMC continua ampliando o tamanho das máscaras da CoWoS, sua tecnologia de hybrid bonding (ligação híbrida) do SoIC também avança em paralelo. Ho Jun explicou que o pitch de 6 micrômetros (pitch de ligação) já entrou em produção em massa no ano passado, e a previsão é reduzi-lo ainda mais para 4,5 micrômetros em 2029. Com isso, será possível obter uma arquitetura de empilhamento 3D na qual um chip A14 é diretamente empilhado sobre outro chip A14. A densidade de interconexões pode superar mais de 50 vezes as soluções tradicionais, e a eficiência energética pode melhorar em 5 vezes.
Na estratégia de Chiplets (pequenos chips de silício que podem ser combinados com outros dies para formar um único dispositivo de empacotamento), Ho Jun ressaltou que seu valor não está apenas em ultrapassar o limite do tamanho das máscaras. O ponto-chave é permitir que circuitos analógicos e módulos de computação sejam projetados separadamente, de modo que o cliente não precise migrar todas as funções para o nó de processo mais recente, reduzindo efetivamente os custos globais de desenvolvimento.
A TSMC já introduziu algoritmos para fazer matching de dies (die matching), selecionando combinações de dies com características mais compatíveis. Assim, no nível do empacotamento, é possível aumentar ainda mais a consistência do desempenho do produto. Ho Jun comparou seu papel a “o maior aplicativo de relacionamentos do mundo”. Os clientes fornecem algoritmos complexos de pareamento; a TSMC usa sua rede global de fabricação para encontrar, para cada die, o “par romântico” mais adequado, concluindo a montagem e a entrega no prazo.
Ho Jun: quanto maior o empacotamento, maiores devem ser as exigências de qualidade — acima do nível automotivo
Com a rápida expansão dos tamanhos de empacotamento para IA, a abordagem tradicional de “testar apenas o chip e o próprio encapsulamento” vai perdendo eficácia. Ho Jun apontou que, quando a CoWoS supera três vezes o tamanho de máscara, a interação entre o empacotamento e a placa de circuito, estruturas de dissipação de calor e o sistema como um todo torna-se cada vez mais complexa. Para manter o controle de perda de rendimento (falhas) do sistema de IA de grandes dimensões dentro de um intervalo aceitável, o padrão de qualidade de um único componente de empacotamento precisa exceder o nível automotivo.
Por isso, a TSMC está promovendo a arquitetura STCO (System-Technology Co-Optimization, otimização cooperativa de sistema e tecnologia), exigindo que o chip, o empacotamento, o substrato, o PCB e o design de refrigeração sejam otimizados em conjunto já antes da produção em massa. Dessa forma, limites térmicos, mecânicos e de confiabilidade do sistema real são incorporados ao processo de desenvolvimento desde o início.
Os casos reais da TSMC deixam claro a gravidade do problema: após integrar o mesmo chip em diferentes sistemas, alguns produtos apresentam danos em die-edge (borda do die sem encapsulamento) que nunca foram observados na etapa de validação de componentes. No fim, é necessário ajustar em conjunto com o cliente o layout do PCB, a configuração de componentes passivos e os processos de fabricação. Esse tipo de fenômeno mostra claramente que as condições de contorno do sistema se tornaram uma variável-chave na validação de empacotamentos de IA de grandes dimensões.
Placas ABF em situação crítica; estratégia de múltiplas fontes vira uma faca de dois gumes
Ho Jun também mencionou que, nos próximos anos, a cadeia de suprimentos de IA enfrentará simultaneamente a pressão por falta de memória e de placas ABF. Para disputar capacidade de produção de substratos, os clientes adotam amplamente estratégias de compras multiforncedoras. Porém, as diferenças entre substratos de fornecedores distintos em coeficiente de expansão térmica e características mecânicas estão intensificando a dificuldade de controle de coplanaridade (coplanarity) e de obtenção de rendimento na integração e entrega de sistemas. Assim, a estratégia multiforncedora acaba se tornando uma faca de dois gumes.
Diante da pressão de que produtos e tecnologias de IA iteram a cada ano, a TSMC transformou internamente seu modelo de desenvolvimento de “desenvolvimento sequencial” para “desenvolvimento em paralelo”, fazendo com que as equipes de tecnologia, fabricação e clientes avancem simultaneamente. Os produtos dos clientes podem até entrar em produção antes mesmo de o test vehicle (veículo de testes) concluir a validação, exigindo que muitas melhorias de processo sejam feitas de forma imediata dentro do ciclo de produção em massa.
A TSMC também se comprometeu a, antes da produção em massa, anunciar as condições de contorno do sistema nos seis trimestres anteriores e coletar amplamente o feedback dos clientes, garantindo que a tecnologia esteja alinhada às necessidades reais no momento da validação.
Ho Jun também apelou para que toda a indústria construa em conjunto, por meio da OCP (Open Compute Project), padrões e melhores práticas de validação em nível de sistema. A combinação de simulações mecânicas iniciais e dados de testes reais mais tarde, junto com uma gestão cooperativa da cadeia de suprimentos, pode acelerar conjuntamente o desenvolvimento e o avanço para produção em massa dos produtos de IA.
(Está vindo a onda de aumento de preço das placas ABF! Ajinomoto pretende reajustar em 30%, as três maiores fabricantes de placas taiwanesas registram recorde de receita primeiro)
Este artigo “Vice-presidente da TSMC: CoWoS de máscara 5,5x entra em produção em massa; placas ABF viram o próximo gargalo crítico após a memória” aparece pela primeira vez em .