L’empilement de puces 3D atteint un plafond thermique — et oblige à repenser l’ensemble de la feuille de route.
Selon ZDNet Korea, de plus en plus de clients fabless demandent désormais à Samsung Foundry des options d’IC 3D. La raison est simple : la réduction planaire arrive à court d’efficacité en termes de surface. L’industrie s’oriente donc vers l’empilement de la mémoire sur la logique, ou le mélange des puces verticalement. Coasia Semi expédie déjà une solution en volume qui place la DRAM directement sur un SoC de logique.
Mais il existe un problème structurel : la chaleur. Les puces internes d’une pile 3D ne peuvent pas dissiper l’énergie thermique efficacement. Dans le cas de la DRAM, cela entraîne des fuites (leakage), ce qui force à réduire la fréquence des cycles de rafraîchissement et dégrade les performances du système. Pendant des années, cette « prison thermique » a empêché les concepteurs d’exploiter pleinement le potentiel de l’intégration verticale.
Désormais, les technologies de refroidissement matérielles et logicielles finissent enfin par rattraper leur retard. Une source du secteur a indiqué que les puces n’ont plus besoin d’être aussi fortement « détunées » uniquement pour rester dans les limites de température.
Jeon Deok-ho, de Prime Mask Korea, a inversé l’ordre : l’empilement est devenu obligatoire en premier, car la réduction en 2D a atteint un mur. Le refroidissement devait ensuite suivre pour que la pile puisse réellement fonctionner en production.
Cela signifie que le volume des IC 3D suivra autant la trajectoire thermique que la feuille de route des interconnexions.
La vraie question : combien de conceptions 3D sont encore sur le papier, en attente de la qualification du refroidissement — par rapport aux conceptions déjà contraintes par les limites de chaleur actuelles ?
Selon ZDNet Korea, de plus en plus de clients fabless demandent désormais à Samsung Foundry des options d’IC 3D. La raison est simple : la réduction planaire arrive à court d’efficacité en termes de surface. L’industrie s’oriente donc vers l’empilement de la mémoire sur la logique, ou le mélange des puces verticalement. Coasia Semi expédie déjà une solution en volume qui place la DRAM directement sur un SoC de logique.
Mais il existe un problème structurel : la chaleur. Les puces internes d’une pile 3D ne peuvent pas dissiper l’énergie thermique efficacement. Dans le cas de la DRAM, cela entraîne des fuites (leakage), ce qui force à réduire la fréquence des cycles de rafraîchissement et dégrade les performances du système. Pendant des années, cette « prison thermique » a empêché les concepteurs d’exploiter pleinement le potentiel de l’intégration verticale.
Désormais, les technologies de refroidissement matérielles et logicielles finissent enfin par rattraper leur retard. Une source du secteur a indiqué que les puces n’ont plus besoin d’être aussi fortement « détunées » uniquement pour rester dans les limites de température.
Jeon Deok-ho, de Prime Mask Korea, a inversé l’ordre : l’empilement est devenu obligatoire en premier, car la réduction en 2D a atteint un mur. Le refroidissement devait ensuite suivre pour que la pile puisse réellement fonctionner en production.
Cela signifie que le volume des IC 3D suivra autant la trajectoire thermique que la feuille de route des interconnexions.
La vraie question : combien de conceptions 3D sont encore sur le papier, en attente de la qualification du refroidissement — par rapport aux conceptions déjà contraintes par les limites de chaleur actuelles ?