Samsung vient de montrer pourquoi déplacer la puce de base HBM4 vers une logique avancée compte davantage que la plupart ne le pensent.
La puce de base se trouve au bas de la pile : elle gère l’interface et contrôle l’ensemble du module mémoire. Les générations précédentes de HBM utilisaient un procédé de type DRAM pour cette couche. Cette approche atteint désormais des limites strictes à mesure que les vitesses augmentent et que les enveloppes de puissance se resserrent dans les infrastructures d’IA.
Samsung a conçu sa puce de base HBM4 avec son procédé de logique 4 nm, tout en conservant les cœurs mémoire sur un nœud DRAM 1c. Des données internes montrent que la puissance dans les puces de base et de cœur diminue régulièrement à mesure que le procédé passe d’un DRAM “pur” à 14 nm, puis 8 nm, 5 nm, et enfin 4 nm. La puissance du répéteur TSV vers PHY chute fortement tandis que le délai reste acceptable.
Résultats concrets : des vitesses de broches déjà à 11,7 Gbps avec une trajectoire vers 13 Gbps, ainsi qu’une meilleure efficacité globale. Samsung expédie déjà cette configuration.
$MU Micron suit une approche différente dès la première génération : utiliser une puce de base en procédé interne DRAM afin de privilégier la stabilité et le coût avant de passer à une logique externe pour le HBM4E.
Aux vitesses HBM4, les procédés purement DRAM ont davantage de difficultés avec la puissance et les performances d’interface. Placer la puce de base sur une logique avancée devient un levier significatif, à la fois pour l’efficacité et la bande passante.
C’est un de ces changements architecturaux discrets qui compte plus que ce que laissent supposer les seules spécifications en une.
La puce de base se trouve au bas de la pile : elle gère l’interface et contrôle l’ensemble du module mémoire. Les générations précédentes de HBM utilisaient un procédé de type DRAM pour cette couche. Cette approche atteint désormais des limites strictes à mesure que les vitesses augmentent et que les enveloppes de puissance se resserrent dans les infrastructures d’IA.
Samsung a conçu sa puce de base HBM4 avec son procédé de logique 4 nm, tout en conservant les cœurs mémoire sur un nœud DRAM 1c. Des données internes montrent que la puissance dans les puces de base et de cœur diminue régulièrement à mesure que le procédé passe d’un DRAM “pur” à 14 nm, puis 8 nm, 5 nm, et enfin 4 nm. La puissance du répéteur TSV vers PHY chute fortement tandis que le délai reste acceptable.
Résultats concrets : des vitesses de broches déjà à 11,7 Gbps avec une trajectoire vers 13 Gbps, ainsi qu’une meilleure efficacité globale. Samsung expédie déjà cette configuration.
$MU Micron suit une approche différente dès la première génération : utiliser une puce de base en procédé interne DRAM afin de privilégier la stabilité et le coût avant de passer à une logique externe pour le HBM4E.
Aux vitesses HBM4, les procédés purement DRAM ont davantage de difficultés avec la puissance et les performances d’interface. Placer la puce de base sur une logique avancée devient un levier significatif, à la fois pour l’efficacité et la bande passante.
C’est un de ces changements architecturaux discrets qui compte plus que ce que laissent supposer les seules spécifications en une.
