Dans le domaine de l’ingénierie inverse des semi-conducteurs, TechInsights domine depuis des décennies. Le week-end dernier, Dylan Patel’s SemiAnalysis a publié officiellement le premier rapport public de son laboratoire STEEL (Teardown Engineering & Evaluation Lab). Le sujet est l’une des puces les plus scrutées au monde : le Kirin 9030 Pro embarqué dans le Huawei Mate 80 Pro, fabriqué avec le procédé N+3 le plus avancé de SMIC.
Le timing est intrigant. TechInsights est en train d’être vendu à un fonds de private equity, tandis que le chiffre d’affaires de SemiAnalysis dépasse déjà celui de ce géant historique. Dylan a choisi ce moment pour passer à l’action avec un rapport de démontage d’une teneur technique très élevée, accompagné de photos de puces prises dans le laboratoire de l’Oregon.
Le titre du rapport est une bombe : pour le SMIC N+3, le plus petit espacement métallique (pas M0) n’est que de 32,5 nm, soit encore plus petit que les 36 nm du procédé 18A utilisé par le processeur Panther Lake d’Intel.
SMIC arrive à faire un pas métallique plus fin qu’Intel sans machines de lithographie EUV ?
Si on ne regarde que le titre, cette annonce suffirait à faire exploser toute la communauté des semi-conducteurs. Mais SemiAnalysis, elle-même, a refroidi l’enthousiasme dès le deuxième paragraphe de son rapport : c’est un « cherry picked metric », un indicateur soigneusement sélectionné.
Dans cet article, je vais vous décrypter ce rapport de démontage.
Égaler la densité, mais à un prix élevé
En densité de transistors, le procédé SMIC N+3 rattrape effectivement le N6 de TSMC.
Grâce à l’analyse de coupe par TEM (microscope électronique à transmission), le STEEL Lab a mesuré une densité de Bohr de 113,4 MTr/mm² pour le N+3, légèrement supérieure aux 107,7 MTr/mm² du TSMC N6. La hauteur de cellule passe de 252 nm (N+2) à 228 nm. L’espacement entre grilles de contacts (CGP) passe de 63 nm à 57 nm. Pris ensemble, ces chiffres signifient que SMIC, sans EUV, en utilisant seulement de la lithographie DUV, a atteint une densité logique comparable au niveau de 7 nm « mature » de TSMC.
Quel est le prix à payer ?
La couche M0 de SMIC utilise un patterning quadruple auto-aligné (SAQP), c’est-à-dire que le motif d’un seul masque est retravaillé quatre fois pour obtenir des lignes plus fines. Le TSMC N6 n’a besoin que de patterning double sur la même couche (SADP). Le quadruple implique plus de masques, des exigences d’overlay plus élevées, des flux de procédé plus complexes et un coût plus élevé.
Dans les vues en coupe, SemiAnalysis a directement observé le coût du SAQP : le fossé M0 du N+3 présente un profil nettement en forme de trapèze inversé (plus étroit en bas qu’en haut) ; et au fond du fossé, on voit clairement un enrichissement de la couche d’arrêt. Cette forme aide certes au remplissage du cuivre, mais avec un pas de 32,5 nm, la difficulté de contrôle du procédé grimpe brutalement.
Une métaphore qu’un trader comprendrait : SMIC imprime des billets de la même valeur faciale, mais le coût d’impression par billet est plusieurs fois celui de TSMC, et le risque de rendement est plus élevé. La densité est la même, mais l’économie est totalement différente.
Kirin 9030 : dans des conditions contraignantes, presser chaque millimètre de silicium
Les capacités de conception de puces de Huawei HiSilicon sont une autre histoire, dans un autre registre.
En termes de surface de puce, le Kirin 9030 et l’ancienne génération 9020 sont presque de taille identique (environ 140 mm²), mais Huawei a mis davantage de choses à l’intérieur : le CPU passe de 1 gros cœur + 3 cœurs moyens à 1 gros + 4 moyens. Le nombre d’unités de calcul du GPU passe de 4 à 6. Le NPU gagne aussi un cœur Tiny, et toutes les mémoires caches sont élargies sur toute la ligne. La hausse de densité du N+3 permet à Huawei d’intégrer davantage d’unités logiques dans une taille de puce donnée.
En termes de performances, le STEEL Lab cite des résultats de benchmarks publics pour donner un positionnement très clair : la performance GPU du Kirin 9030 (Maleoon 935) rattrape à peu près le niveau des modèles phares de 2022. Le score 3DMark WLE progresse de 70 % par rapport à la génération précédente, dépassant légèrement le Snapdragon 8+ Gen 1. Mais par rapport au Snapdragon 8 Elite Gen 5 actuel, l’écart reste de 2,4 à 2,6 fois.
Le cas du CPU montre encore mieux la situation. Les performances par cycle (IPC) du gros cœur TaiShan Prime sont à peu près au niveau du Arm Cortex-X2, une conception de 2021. Le cœur Firestorm de l’Apple M1 publié en 2020 affiche encore 35 % d’IPC en plus. Le tout nouveau cœur Apple M5 P affiche 60 % d’IPC en plus, et des performances absolues de 2,7 fois.
La source de l’écart ne se situe pas dans la conception, mais dans le procédé. Apple et Qualcomm s’appuient sur les procédés N4 et N3P de TSMC : ils ont un avantage intrinsèque sur les courbes tension–fréquence. Avec la même surface, on peut intégrer plus de transistors, et avec la même consommation, on peut atteindre des fréquences plus élevées. Le niveau de conception central de Huawei vise l’élite d’une génération précédente de l’industrie, mais il reste coincé dans des procédés de fabrication de deux générations plus tôt.
Quand le scaling du procédé n’avance plus, Huawei se prépare à « plier »
La partie la plus prospective du rapport, c’est ce que Huawei a annoncé à la conférence ISCAS 2026 : la loi de mise à l’échelle τ et la feuille de route de LogicFolding.
Le scaling classique des semi-conducteurs avance sur un plan 2D : rendre les transistors plus petits, rendre les pistes métalliques plus fines. La loi de Moore a duré des décennies : dans l’essence, il s’agit de faire exactement cela. La « mise à l’échelle » τ proposée aujourd’hui par Huawei transfère l’objectif d’optimisation du domaine spatial vers le domaine temporel. Le cœur du sujet est de réduire le coût en temps du déplacement et du traitement des données, incluant notamment la latence de commutation des transistors, la latence de propagation des signaux, ainsi que les latences de calcul et de stockage.
LogicFolding est la mise en œuvre « ingénierie » de cette théorie. Dit simplement : on découpe le même module logique en deux couches, une du dessus et une du dessous. On les empile face à face, puis on les connecte via un bonding hybride avec un espacement ultra-fin. Le bénéfice direct est de réduire la longueur du plus long chemin de signal. Dans les puces modernes, une grande partie de la consommation et de la latence part dans l’entraînement des longues liaisons et les buffers relais. En repliant la logique verticalement, le chemin critique devient plus court : la fréquence peut augmenter, et la consommation peut baisser.
Huawei propose une feuille de route agressive : la fréquence du gros cœur du Kirin 9030 est de 2,75 GHz ; dans le laboratoire, des échantillons tournent déjà à 3,39 GHz. L’objectif est d’atteindre 5 GHz en 2031, tout en poussant la densité équivalente jusqu’à 295 MTr/mm² grâce à l’empilement 3D, soit l’équivalent du niveau TSMC 14A.
SemiAnalysis reste vigilant sur ce point. Ils soulignent que Huawei ne calcule pas la densité comme les fonderies traditionnelles : pour l’empilement 3D, la densité se calcule à partir de la surface de l’encapsulation. En empilant des couches de logique active superposées, on obtient naturellement des chiffres plus élevés. En appliquant la même méthode au calcul de la densité de l’AMD MI450X (couche supérieure N2 + couche inférieure N3P), la densité théorique atteint 460,2 MTr/mm², très au-dessus de l’objectif de Huawei pour 2031.
Mais la direction mérite vraiment d’être prise au sérieux. En prenant cette voie, Huawei fait, en substance, quelque chose d’aussi radical que de « récupérer la charge d’activité de la fonderie » pour la confier à l’entreprise de conception système. Le V-Cache d’AMD réalise l’empilement 3D sur la mémoire cache. L’AMD MI350X pousse l’IO et l’interconnexion jusque dans la puce de couche inférieure. Ce que Huawei doit faire est encore plus poussé : découper directement le même bloc logique en plusieurs couches et le distribuer en vertical. Sur le plan ingénierie, c’est un défi d’un autre ordre de grandeur.
Le contrôle des exportations redéfinit la dimension de la compétition
La conclusion finale de SemiAnalysis est sans détour : le contrôle des exportations n’a pas empêché les progrès des puces chinoises, mais il a changé la trajectoire et le coût de ces progrès.
Le N+3 de SMIC prouve qu’on peut atteindre un niveau de densité « N6 » sans même utiliser EUV. Mais cette voie coûte plus cher, le procédé est plus complexe et le taux de rendement est plus difficile à contrôler. En allant plus loin, la difficulté marginale de chaque étape augmente : davantage de masques, une précision d’alignement (overlay) plus stricte, et des étapes de patterning multiple plus coûteuses. Théoriquement, le N+4 peut atteindre 137,8 MTr/mm² (pour comparer avec le N5 de TSMC). Le N+5, si l’on ajoute une alimentation côté dos, pourrait même s’approcher du HP d’Intel 18A. Mais à chaque étape, c’est plus difficile, plus cher, et avec moins de marge en cas d’erreurs.
En parallèle, les procédés SMIC N+2 et N+3 se déplacent vers HuaHong. Les entreprises de conception comme Alibaba T-Head et Cambricon pourraient aussi en bénéficier. Le savoir-faire de fabrication des puces se diffuse d’une fonderie unique vers un écosystème : cela dilue encore l’efficacité des sanctions visant une entreprise particulière.
Côté conception, Huawei et l’Université de Pékin développent déjà ensemble, pour LogicFolding, un prototype d’outil EDA national. Ce n’est pas une substitution complète des chaînes d’outils de Synopsys et Cadence, mais l’EDA domestique évolue dans la direction de « l’optimisation conjointe architecture–procédé–encapsulation ».
Un détail intéressant : lors du démontage, STEEL a constaté que la DRAM du Kirin 9030 Pro provient de Samsung (K4L2E165YD, LPDDR5X-9600, procédé 1a). Et, sur la version Pro Max de 16 Go, on voit simultanément des modules de Samsung et de la mémoire encapsulée de Changxin (CXMT). La date d’encapsulation indiquée pour les puces de Changxin est la 45e semaine de 2025. La densité du procédé est comparable, à peu près, au niveau « 1z » de l’industrie. Cela signifie que les puces mémoire chinoises commencent déjà à entrer dans la chaîne d’approvisionnement de pointe de Huawei, même si le procédé reste encore en retard d’une à deux générations par rapport à Samsung et à SK hynix.
Pour les investisseurs, le signal qui vaut vraiment le suivi, c’est de savoir si la feuille de route de Huawei en matière d’empilement 3D peut atteindre un seuil « suffisant » pour des scénarios comme les téléphones, l’inférence IA et les équipements réseau, tout en restant sous contrôle en termes de coûts.
Dès qu’on considère que c’est « assez bien », la valeur stratégique de cette chaîne d’approvisionnement sera réévaluée.