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Samsung Electronics hat seine Strategie für die nächste Generation von DRAM überarbeitet, indem das zuvor projektbasierte B1b-Verfahren in den offiziellen Zeitplan aufgenommen und in D0a umbenannt wurde – das erste DRAM von Samsung unter 10 Nanometern. Laut ChainCatcher wurde das zuvor als D0a bezeichnete Produkt nun separat als D0a-V klassifiziert. Dieser Schritt soll darauf abzielen, die Einführung von fortschrittlichem Packaging in allgemeines DRAM zu beschleunigen.

B1b wird Speicherzellen und Peripherietreiber-Schaltungen auf getrennten Wafern herstellen, bevor sie miteinander verbunden werden – mithilfe von Wafer-zu-Wafer-Hybridbonding mit direkten Kupferverbindungen. Aktuelles kommerzielles DRAM ist 1c, der sechste Generationen-Knoten der 10-Nanometer-Klasse mit einer Linienbreite von etwa 11 bis 12 Nanometern, während der nächste Generationen-Knoten 1d der siebte Generationen-Knoten der 10-Nanometer-Klasse mit einer Linienbreite von etwa 10 bis 11 Nanometern ist und als faktisches Endprodukt der 10-Nanometer-Klasse betrachtet wird. Vertikales Transistor-DRAM kann die Zellenfläche von 6F² auf 4F² reduzieren, steht jedoch vor großen Herausforderungen beim Ätzen mit hohem Seitenverhältnis und bei der Leckage. Wafer-zu-Wafer-Hybridbonding ist bereits in der Serienfertigung für CMOS-Bildsensoren und hochgestapelten NAND-Speicher im Einsatz.