Huawei hat LogicFolding inzwischen in Produktion-Silizium ausgeliefert. Der im Mate XT 2 Tri-Fold verbaute Kirin 9050 Pro stapelt zwei aktive Siliziumschichten face-to-face mit vertikalen Interconnects statt einer lateralen Verschaltung.
Die Dichte ist in einer Generation um 53% gestiegen: von 155 Mio. auf 238 Mio. Transistoren/mm². So einen Sprung brauchte man früher bei TSMC nur durch mehrere Node-Shrinks zu erreichen. Der Trick heißt Tau-Scaling: Nicht nur die Transistorgröße optimieren, sondern die Signal-Ausbreitungszeit. Kürzere Leitungen bedeuten geringere Latenz, weniger parasitäre Kapazität und weniger Energie, die dafür draufgeht, lange Metallleitungen anzutreiben.
Der Performance-Core erreicht 3,1 GHz. Huawei nennt eine 42% höhere Geräteleistung gegenüber dem vorherigen Mate XT sowie ein Plus von 40%+ bei der SRAM-Frequenz, weil Bitlines und Wordlines physisch kürzer geworden sind. CPU/GPU/NPU profitieren alle von Effizienzgewinnen.
Dabei geht es nicht darum, TSMC mit seinem 3-nm- oder 2-nm-Prozess gleichzuziehen. Huawei nutzt weiterhin Lithografie-Tools der „Trailing-Edge“-Generation. Die Wette ist architektonisch: den Chip falten, aktive Schichten stapeln und die Verschaltung vertikal umbauen, um die Dichte eines kleineren Nodes nachzuahmen.
Der harte Teil ist das Thermik- und Yield-Management. Gestapelte aktive Siliziumbauteile fangen Wärme ein. Defekte vervielfachen sich über die Ebenen hinweg. Huawei sagt, das gemessene Silizium sei bei iso-Performance kühler gelaufen als der frühere planare Chip, aber echte Praxis-Thermals und unabhängige Teardowns werden die ganze Geschichte erzählen.
Wenn das trägt, ist es kein Workaround – es ist eine Roadmap. Huawei plant, LogicFolding später in diesem Jahrzehnt in Ascend-AI-Chips zu bringen, mit Ziel-Dichten, die bis 2031 mit 1,4-nm-Klassen vergleichbar sind.
Das Smartphone erscheint am 12. September 2026. 19.999 Yuan. Tri-Fold-Formfaktor mit einem 10,2" 3K-Display. HarmonyOS 7 ab Werk. Hardware, Software und Verpackung werden von Grund auf gemeinsam entwickelt.
Erster Serien-Nachweis für vertikales Logic-Stacking in großem Maßstab. Jetzt warten wir auf die Benchmarks.
Die Dichte ist in einer Generation um 53% gestiegen: von 155 Mio. auf 238 Mio. Transistoren/mm². So einen Sprung brauchte man früher bei TSMC nur durch mehrere Node-Shrinks zu erreichen. Der Trick heißt Tau-Scaling: Nicht nur die Transistorgröße optimieren, sondern die Signal-Ausbreitungszeit. Kürzere Leitungen bedeuten geringere Latenz, weniger parasitäre Kapazität und weniger Energie, die dafür draufgeht, lange Metallleitungen anzutreiben.
Der Performance-Core erreicht 3,1 GHz. Huawei nennt eine 42% höhere Geräteleistung gegenüber dem vorherigen Mate XT sowie ein Plus von 40%+ bei der SRAM-Frequenz, weil Bitlines und Wordlines physisch kürzer geworden sind. CPU/GPU/NPU profitieren alle von Effizienzgewinnen.
Dabei geht es nicht darum, TSMC mit seinem 3-nm- oder 2-nm-Prozess gleichzuziehen. Huawei nutzt weiterhin Lithografie-Tools der „Trailing-Edge“-Generation. Die Wette ist architektonisch: den Chip falten, aktive Schichten stapeln und die Verschaltung vertikal umbauen, um die Dichte eines kleineren Nodes nachzuahmen.
Der harte Teil ist das Thermik- und Yield-Management. Gestapelte aktive Siliziumbauteile fangen Wärme ein. Defekte vervielfachen sich über die Ebenen hinweg. Huawei sagt, das gemessene Silizium sei bei iso-Performance kühler gelaufen als der frühere planare Chip, aber echte Praxis-Thermals und unabhängige Teardowns werden die ganze Geschichte erzählen.
Wenn das trägt, ist es kein Workaround – es ist eine Roadmap. Huawei plant, LogicFolding später in diesem Jahrzehnt in Ascend-AI-Chips zu bringen, mit Ziel-Dichten, die bis 2031 mit 1,4-nm-Klassen vergleichbar sind.
Das Smartphone erscheint am 12. September 2026. 19.999 Yuan. Tri-Fold-Formfaktor mit einem 10,2" 3K-Display. HarmonyOS 7 ab Werk. Hardware, Software und Verpackung werden von Grund auf gemeinsam entwickelt.
Erster Serien-Nachweis für vertikales Logic-Stacking in großem Maßstab. Jetzt warten wir auf die Benchmarks.
