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Direkter Einblick 2026 FMS: SK hynix und SanDisk veröffentlichen die ersten Standards für HBF
SK hynix (SK Hynix) und Sandisk arbeiten gemeinsam an der Entwicklung eines neuen HBF (High Bandwidth Flash, Flash mit hoher Bandbreite). Ziel ist es, NAND-Flash mithilfe einer stapelartigen Architektur ähnlich wie HBM deutlich zu Kapazität und Bandbreite zu steigern und damit auf den schnell wachsenden Markt für KI-Inferenzen zu setzen. Laut einem Bericht von „Forbes“ stellten SK hynix und Sandisk auf der 2026 FMS Conference in Santa Clara, Kalifornien, erste HBF-Spezifikationen sowie eine Roadmap zur Entwicklung vor. Die ersten Spezifikationen ermöglichen eine maximale Kapazität von bis zu 512 GB; die Bandbreite liegt je nach Stufe ungefähr zwischen 0,4 TB/s und 3,0 TB/s. Als Verbindungs-/Interconnect-Technologie zwischen HBF und dem Prozessor wird dabei UCIe (Universal Chiplet Interconnect Express) eingesetzt.
Die von Sandisk gezeigten Testfälle verdeutlichen: In bestimmten KI-Inferenzszenarien ist die Anzahl der pro Sekunde generierten Tokens nahezu identisch, wenn man 4 GPUs mit 4 TB HBF einsetzt, verglichen mit 8 GPUs mit 192 GB HBM. Das bedeutet, dass die GPU-Nutzung bei HBF etwa doppelt so effizient sein kann wie bei HBM – bei gleichzeitiger Senkung der Gesamtkosten.
Was ist HBF? NAND in eine stapelartige Struktur wie HBM bringen
Eines der wichtigsten Speichermedien für aktuelle KI-GPUs ist HBM. Es nutzt einen vertikalen Stapel mehrerer DRAM-Schichten und bietet dadurch eine extrem hohe Datenübertragungsbandbreite. HBM ist zu einem zentralen Baustein von KI-Beschleunigern wie denen von NVIDIA und AMD geworden.
Mit der Ausweitung der KI-Workloads von Training hin zu groß angelegter Inferenz steigen jedoch die Datenmengen schnell: Modellgewichte, RAG-Daten, KV Cache, Agent State und Metadaten. Nur auf das teure und kapazitätsbegrenzte HBM zu setzen, ist möglicherweise nicht in allen Szenarien die kosteneffizienteste Lösung.
Die Idee von HBF besteht darin, ähnliche Konzepte auf NAND-Flash zu übertragen. Der CTO von Sandisk, Alper Ilkbahar, erklärt: HBF verpackt NAND-Chips in einer Weise, die dem Stapeln und der Anbindung an DRAM ähnlich ist – mit dem Ziel, eine nichtflüchtige Speicherlösung mit hoher Kapazität und hoher Bandbreite zu schaffen.
Es soll HBM nicht zwingend vollständig ersetzen. Stattdessen kann HBF je nach Workload gemeinsam mit HBM eingesetzt werden – oder in manchen Fällen sogar allein.
HBF zielt nicht einfach darauf ab, „Flash schneller als SSD“ zu machen. Vielmehr versucht man, die große Lücke zwischen HBM einerseits und traditionellen NAND-Speichergeräten andererseits zu überbrücken – in Bezug auf Leistung, Kapazität und Kosten.
SK hynix teilt die KI-Speicherebenen neu: HBF als G1.5
Auch SK hynix stellte auf dem FMS Conference neue KI-Speicher- und Speicherschichten vor. Neben der bisherigen G1-Ebene (HBM) ergänzt das Unternehmen drei Zwischenschichten: G0.5, G1.5 und G2.5. Damit will man für unterschiedliche KI-Workloads ein feineres Gleichgewicht zwischen Leistung, Kapazität und Kosten erreichen.
Dabei verwendet G0.5 3D-gestapelten DRAM. Es ist oberhalb von HBM angesiedelt und soll – bei gleichbleibender DRAM-ähnlicher Kapazität – eine Bandbreite liefern, die nahe an SRAM heranreicht.
G1.5 ist HBF: SK hynix plant eine Kapazität von etwa 1 TB und eine Bandbreite im Bereich von Tb/s. G2.5 ist gemeinsamer Speicher, der über CXL Pooling bereitgestellt wird; die Kapazität lässt sich auf mehrere TB erweitern.
SK hynix betont, dass der Kern dieser Architektur darin besteht, die Effizienz von xPU und die Servicequalität (QoS) zu maximieren und zugleich TPS/MW (Throughput pro Megawatt) sowie Token/$ (Token-Ausgabe pro Dollar) zu verbessern.
KI-Inferenz wird zum Schlüssel: KV Cache braucht mehr Speicher
SK hynix EVP Kim Chunsung weist darauf hin, dass die für KI-Inferenz zu verarbeitenden Daten grob in zwei Kategorien fallen. Die erste Kategorie umfasst persistente Assets wie Modelle, RAG-Daten und Nutzerdaten. Die zweite Kategorie sind dynamische Zustände, die während der Inferenz erzeugt werden – darunter KV Cache, der Zustand von KI-Agenten und Metadaten.
Gerade mit wachsendem Context Window, längeren Agent-Laufzeiten und dem Beginn, dass Unternehmen mehr KI-Inferenzdienste einsetzen, wird das Speichern großer Mengen KV Cache zu einem neuen Hardware-Engpass.
Deshalb betrachtet Sandisk „Persistent KV Cache“ als eine wichtige Anwendung einer neuen Speicherebene. Ziel ist, dass Daten, die bisher zwingend teuren HBM-Kapazitäten vorbehalten waren, in HBF verlagert werden können – bei größerer Kapazität und niedrigeren Kosten.
Erste HBF-Spezifikation veröffentlicht: bis 512 GB, Bandbreite 3 TB/s
Das HBF Consortium hat auf der diesjährigen FMS Conference die ersten HBF-Spezifikationen vorgestellt. Die Planung umfasst zwei Arten von NAND-Die-Stapelkonfigurationen: 8-high und 16-high. Die Kapazität kann dabei bis zu 512 GB erreichen. Die Bandbreite wird in drei Grade unterteilt – Grade 1 bis Grade 3 –, die etwa von 0,4 TB/s bis auf 3,0 TB/s ansteigen.
Ein weiteres wichtiges Design: HBF nutzt UCIe als Schnittstelle für die Verbindung mit dem Prozessor. UCIe ist ein Chiplet-Interconnect-Standard, den die Halbleiterindustrie in den letzten Jahren aktiv vorangetrieben hat. Sollte sich HBF am Ende in einem breiten Ökosystem etablieren, besteht die Chance, dass CPU, GPU, KI-Accelerators und hochbandbreitiger Flash künftig über standardisierte Schnittstellen integriert werden – statt vollständig von proprietären Designs einzelner Hersteller abhängig zu sein.
Sandisk treibt BiCS10 vor: 332 Layer NAND als Grundlage für HBF
Kann HBF tatsächlich in KI-Accelerators Einzug halten...
Direkter Einblick 2026 FMS: SK hynix und SanDisk veröffentlichen die ersten Standards für HBF
SK hynix (SK Hynix) und Sandisk arbeiten gemeinsam an der Entwicklung eines neuen HBF (High Bandwidth Flash, Flash mit hoher Bandbreite). Ziel ist es, NAND-Flash mithilfe einer stapelartigen Architektur ähnlich wie HBM deutlich zu Kapazität und Bandbreite zu steigern und damit auf den schnell wachsenden Markt für KI-Inferenzen zu setzen. Laut einem Bericht von „Forbes“ stellten SK hynix und Sandisk auf der 2026 FMS Conference in Santa Clara, Kalifornien, erste HBF-Spezifikationen sowie eine Roadmap zur Entwicklung vor. Die ersten Spezifikationen ermöglichen eine maximale Kapazität von bis zu 512 GB; die Bandbreite liegt je nach Stufe ungefähr zwischen 0,4 TB/s und 3,0 TB/s. Als Verbindungs-/Interconnect-Technologie zwischen HBF und dem Prozessor wird dabei UCIe (Universal Chiplet Interconnect Express) eingesetzt.
Die von Sandisk gezeigten Testfälle verdeutlichen: In bestimmten KI-Inferenzszenarien ist die Anzahl der pro Sekunde generierten Tokens nahezu identisch, wenn man 4 GPUs mit 4 TB HBF einsetzt, verglichen mit 8 GPUs mit 192 GB HBM. Das bedeutet, dass die GPU-Nutzung bei HBF etwa doppelt so effizient sein kann wie bei HBM – bei gleichzeitiger Senkung der Gesamtkosten.
Was ist HBF? NAND in eine stapelartige Struktur wie HBM bringen
Eines der wichtigsten Speichermedien für aktuelle KI-GPUs ist HBM. Es nutzt einen vertikalen Stapel mehrerer DRAM-Schichten und bietet dadurch eine extrem hohe Datenübertragungsbandbreite. HBM ist zu einem zentralen Baustein von KI-Beschleunigern wie denen von NVIDIA und AMD geworden.
Mit der Ausweitung der KI-Workloads von Training hin zu groß angelegter Inferenz steigen jedoch die Datenmengen schnell: Modellgewichte, RAG-Daten, KV Cache, Agent State und Metadaten. Nur auf das teure und kapazitätsbegrenzte HBM zu setzen, ist möglicherweise nicht in allen Szenarien die kosteneffizienteste Lösung.
Die Idee von HBF besteht darin, ähnliche Konzepte auf NAND-Flash zu übertragen. Der CTO von Sandisk, Alper Ilkbahar, erklärt: HBF verpackt NAND-Chips in einer Weise, die dem Stapeln und der Anbindung an DRAM ähnlich ist – mit dem Ziel, eine nichtflüchtige Speicherlösung mit hoher Kapazität und hoher Bandbreite zu schaffen.
Es soll HBM nicht zwingend vollständig ersetzen. Stattdessen kann HBF je nach Workload gemeinsam mit HBM eingesetzt werden – oder in manchen Fällen sogar allein.
HBF zielt nicht einfach darauf ab, „Flash schneller als SSD“ zu machen. Vielmehr versucht man, die große Lücke zwischen HBM einerseits und traditionellen NAND-Speichergeräten andererseits zu überbrücken – in Bezug auf Leistung, Kapazität und Kosten.
SK hynix teilt die KI-Speicherebenen neu: HBF als G1.5
Auch SK hynix stellte auf dem FMS Conference neue KI-Speicher- und Speicherschichten vor. Neben der bisherigen G1-Ebene (HBM) ergänzt das Unternehmen drei Zwischenschichten: G0.5, G1.5 und G2.5. Damit will man für unterschiedliche KI-Workloads ein feineres Gleichgewicht zwischen Leistung, Kapazität und Kosten erreichen.
Dabei verwendet G0.5 3D-gestapelten DRAM. Es ist oberhalb von HBM angesiedelt und soll – bei gleichbleibender DRAM-ähnlicher Kapazität – eine Bandbreite liefern, die nahe an SRAM heranreicht.
G1.5 ist HBF: SK hynix plant eine Kapazität von etwa 1 TB und eine Bandbreite im Bereich von Tb/s. G2.5 ist gemeinsamer Speicher, der über CXL Pooling bereitgestellt wird; die Kapazität lässt sich auf mehrere TB erweitern.
SK hynix betont, dass der Kern dieser Architektur darin besteht, die Effizienz von xPU und die Servicequalität (QoS) zu maximieren und zugleich TPS/MW (Throughput pro Megawatt) sowie Token/$ (Token-Ausgabe pro Dollar) zu verbessern.
KI-Inferenz wird zum Schlüssel: KV Cache braucht mehr Speicher
SK hynix EVP Kim Chunsung weist darauf hin, dass die für KI-Inferenz zu verarbeitenden Daten grob in zwei Kategorien fallen. Die erste Kategorie umfasst persistente Assets wie Modelle, RAG-Daten und Nutzerdaten. Die zweite Kategorie sind dynamische Zustände, die während der Inferenz erzeugt werden – darunter KV Cache, der Zustand von KI-Agenten und Metadaten.
Gerade mit wachsendem Context Window, längeren Agent-Laufzeiten und dem Beginn, dass Unternehmen mehr KI-Inferenzdienste einsetzen, wird das Speichern großer Mengen KV Cache zu einem neuen Hardware-Engpass.
Deshalb betrachtet Sandisk „Persistent KV Cache“ als eine wichtige Anwendung einer neuen Speicherebene. Ziel ist, dass Daten, die bisher zwingend teuren HBM-Kapazitäten vorbehalten waren, in HBF verlagert werden können – bei größerer Kapazität und niedrigeren Kosten.
Erste HBF-Spezifikation veröffentlicht: bis 512 GB, Bandbreite 3 TB/s
Das HBF Consortium hat auf der diesjährigen FMS Conference die ersten HBF-Spezifikationen vorgestellt. Die Planung umfasst zwei Arten von NAND-Die-Stapelkonfigurationen: 8-high und 16-high. Die Kapazität kann dabei bis zu 512 GB erreichen. Die Bandbreite wird in drei Grade unterteilt – Grade 1 bis Grade 3 –, die etwa von 0,4 TB/s bis auf 3,0 TB/s ansteigen.
Ein weiteres wichtiges Design: HBF nutzt UCIe als Schnittstelle für die Verbindung mit dem Prozessor. UCIe ist ein Chiplet-Interconnect-Standard, den die Halbleiterindustrie in den letzten Jahren aktiv vorangetrieben hat. Sollte sich HBF am Ende in einem breiten Ökosystem etablieren, besteht die Chance, dass CPU, GPU, KI-Accelerators und hochbandbreitiger Flash künftig über standardisierte Schnittstellen integriert werden – statt vollständig von proprietären Designs einzelner Hersteller abhängig zu sein.
Sandisk treibt BiCS10 vor: 332 Layer NAND als Grundlage für HBF
Kann HBF tatsächlich in KI-Accelerators Einzug halten...
