TSMC-Vizepräsident: 5,5-fache Maskengröße von CoWoS geht in die Serienproduktion, ABF-Substrate werden nach dem Speicher zum nächsten Engpass
Der TSMC-(2330)-Vizepräsident für Advanced Packaging, Ho Chun (何軍), äußerte am 11. öffentlich, dass die 5,5-fache Maskengröße von CoWoS offiziell in die Serienproduktion gegangen sei. Die Ausbeute der Produkte sei stabil über 98%, und das Ziel sei, CoWoS bis 2029 auf die 14-fache Maskengröße voranzutreiben. Gleichzeitig sagte er, dass ABF-Substrate – nach dem Speicher – zur nächsten Engstelle in der AI-Packaging-Lieferkette werden würden; auch eine Multi-Source-Beschaffungsstrategie könne das Problem kaum lösen.
CoWoS: Drei Jahre Kapazität verfünffacht sich auf das Dreifache, 5,5-fache Masken-Serienausbeute nähert sich dem Optimum: Ho Chun gab bekannt, dass die Kapazität von TSMC für CoWoS in den vergangenen drei Jahren nahezu jedes Jahr verdoppelt worden sei. Weltweit seien derzeit 10 Anlagen für Advanced Packaging in Betrieb; insgesamt liege das Angebot bereits sehr nahe an der Kundennachfrage, erfülle diese jedoch noch nicht vollständig. Er räumte ein, dass er seit den 1990er-Jahren in der Packaging-Industrie tätig sei und nicht damit gerechnet habe, dass Advanced Packaging in den letzten Jahren ein derart exponentielles Wachstum verzeichnen würde – CoWoS sei sogar in Taiwan zu einem allgemein bekannten Begriff geworden.
Er scherzte, dass sich seine Selbstvorstellung heute ganz einfach gestalte: „Hi, I’m the CoWoS guy (Ich bin derjenige, der CoWoS macht).“ Bei der Ausbeute sei die Serienleistung bei der 5,5-fachen Maskengröße von CoWoS besonders beeindruckend: Mehrere KI-Kundenprodukte hielten sich langfristig bei über 98%, einige sogar bei über 99%. Das zeige, dass TSMC bei der Prozesskontrolle für extrem großflächiges Packaging ein sehr hohes Niveau erreicht habe.
(„Intel EMIB-T“-Packaging: Ausbeute knapp unter neun Zehnteln, Kosten nur halb so hoch wie bei CoWoS – gerät TSMC unter Druck?)
SoIC: Schlüssel-Pitch-Rennen auf 4,5 Mikrometer, Chiplets-Strategie senkt Kosten und steigert Effizienz
Während CoWoS die Maskengrößen weiter vergrößert, treibt TSMC auch die SoIC-Technologie für hybrides Bonden (hybrid bonding) parallel voran. Ho Chun erklärte, dass der 6-Mikrometer-Bond-Pitch („Pitch“) bereits im letzten Jahr in die Serienproduktion gegangen sei und für 2029 eine weitere Reduzierung auf 4,5 Mikrometer geplant sei. Dann könne eine dreidimensionale Stapelstruktur realisiert werden, bei der ein A14-Chip direkt auf einen A14-Chip aufgestapelt wird; die Interconnect-Dichte übertreffe die herkömmlichen Lösungen um mehr als 50-mal, und die Energieeffizienz steige um das 5-Fache.
Bei der Chiplets-Strategie (kleine Siliziumchips, die sich mit anderen Dies zu einer einzelnen Verpackungseinheit kombinieren lassen) betonte Ho Chun, dass der Wert nicht nur darin liege, die Grenzen der Maskengröße zu durchbrechen, sondern auch darin, analoge Schaltungen und Rechenmodule getrennt entwerfen zu können. So müssen Kunden nicht alle Funktionen vollständig in den neuesten Prozessknoten verlagern, wodurch sich die gesamten Entwicklungskosten wirksam senken lassen.
TSMC hat zudem bereits Algorithmen zur Die-Zuordnung (die matching) eingeführt: Dabei werden die Die-Kombinationen ausgewählt, deren Eigenschaften am besten zueinander passen, um auf der Packaging-Ebene die Konsistenz der Produktleistung weiter zu verbessern. Ho Chun verglich seine Rolle mit „der größten Dating-App der Welt“: Kunden liefern komplexe Matching-Algorithmen, und TSMC nutzt sein globales Fertigungsnetzwerk, um für jedes Die den passendsten „Seelenverwandten“ zu finden, die Montage pünktlich abzuschließen und die Lieferung termingerecht zu übergeben.
Ho Chun: Je größer das Packaging wird, desto höhere Qualitätsanforderungen müssen über dem Automobilstandard liegen
Mit der schnellen Expansion der AI-Packaging-Größen funktioniert das traditionelle Vorgehen – nur Chips und das reine Packaging selbst zu testen – zunehmend nicht mehr. Ho Chun wies darauf hin, dass nach dem Überschreiten der 3-fachen Maskengröße bei CoWoS die Wechselwirkungen zwischen Packaging und Leiterplatte (PCB), den thermischen Strukturen sowie dem System immer komplexer werden. Um die gesamte Ausschuss-/Fehlerrate großer AI-Systeme in einem akzeptablen Rahmen zu halten, muss der Qualitätsstandard für einzelne Packaging-Bauteile über dem Niveau für den Automotive-Bereich liegen.
Dafür treibt TSMC die STCO-Architektur (System-Technology Co-Optimization, systemtechnische kooperative Optimierung) voran. Diese verlangt, dass Chip, Packaging, Substrat, PCB sowie das Thermik-Design bereits vor der Serienproduktion gemeinsam optimiert werden, indem die thermischen, mechanischen und Zuverlässigkeitsgrenzen des realen Systems in den frühen Entwicklungsprozess integriert werden.
Das tatsächliche Beispiel von TSMC zeigt die Schwere des Problems deutlich: Wenn ein und derselbe Chip in unterschiedliche Systeme integriert wird, treten bei manchen Produkten im Komponenten-Verifizierungsstadium Schäden auf, die in dieser Phase nie zuvor beobachtet wurden – die sogenannten die-edge (freiliegende Kanten von Dies). Am Ende müssen diese Schäden gemeinsam mit Kunden durch Anpassungen des PCB-Layouts, die Konfiguration passiver Bauteile und Änderungen in den Fertigungsprozessen behoben werden. Diese Erscheinung belegt klar, dass die Systemrandbedingungen zu einer entscheidenden Variablen für die Validierung von großflächigem AI-Packaging geworden sind.
ABF-Substrate werden knapp, Multi-Source-Strategie entpuppt sich als zweischneidiges Schwert
Ho Chun merkte außerdem an, dass die AI-Lieferkette in den kommenden Jahren gleichzeitig unter Engpässen bei Speicher und ABF-Substraten leiden werde. Um sich Kapazitäten für Substrate zu sichern, verfolgen Kunden allgemein Multi-Source-Beschaffungsstrategien. Doch die Unterschiede der verschiedenen Substratlieferanten bei Wärmeausdehnungskoeffizient und mechanischen Eigenschaften verschärfen die Kontrolle der Planarität (coplanarity) bei der Systemintegration und machen es schwieriger, die Ausbeute zu erreichen. So wird die Multi-Source-Strategie zu einem zweischneidigen Schwert.
Angesichts des Drucks durch die jährlichen Iterationen von AI-Produkten und -Technologien hat TSMC das interne Entwicklungsmodell von „sequentieller Entwicklung“ auf „parallele Entwicklung“ umgestellt. Dadurch arbeiten Technologie-, Fertigungs- und Kundenteams synchron weiter. Sogar die Produkte der Kunden könnten bereits in die Fabrik kommen, bevor die Validierung mit test vehicle (Testträger) abgeschlossen ist; viele Prozessverbesserungen müssen in der Serienproduktionsphase in Echtzeit umgesetzt werden.
Gleichzeitig sagt TSMC zu, dass es in den sechs Quartalen vor der Serienproduktion die Systemrandbedingungen bekanntgeben und Kundenfeedback breit einholen wird, um sicherzustellen, dass die Technik zum Zeitpunkt der Validierung den tatsächlichen Anforderungen entspricht. Ho Chun forderte außerdem die gesamte Branche auf, über OCP (Open Compute Project) gemeinsame Standards und Best Practices für Validierungen auf Systemebene aufzubauen. Durch die Kombination früher mechanischer Simulationen mit späteren realen Messdaten sowie durch ein kooperatives Lieferkettenmanagement könne die Entwicklung und Serienproduktion von AI-Produkten gemeinsam beschleunigt werden.
(„ABF-Substratpreissprung steht bevor!“ Ajinomoto plant Preiserhöhung um 30%, drei taiwanische Substrat-Lieblinge mit Rekordumsätzen zuerst)
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TSMC-Vizepräsident: 5,5-fache Maskengröße von CoWoS geht in die Serienproduktion, ABF-Substrate werden nach dem Speicher zum nächsten Engpass
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Der TSMC-(2330)-Vizepräsident für Advanced Packaging, Ho Chun (何軍), äußerte am 11. öffentlich, dass die 5,5-fache Maskengröße von CoWoS offiziell in die Serienproduktion gegangen sei. Die Ausbeute der Produkte sei stabil über 98%, und das Ziel sei, CoWoS bis 2029 auf die 14-fache Maskengröße voranzutreiben. Gleichzeitig sagte er, dass ABF-Substrate – nach dem Speicher – zur nächsten Engstelle in der AI-Packaging-Lieferkette werden würden; auch eine Multi-Source-Beschaffungsstrategie könne das Problem kaum lösen.
CoWoS: Drei Jahre Kapazität verfünffacht sich auf das Dreifache, 5,5-fache Masken-Serienausbeute nähert sich dem Optimum: Ho Chun gab bekannt, dass die Kapazität von TSMC für CoWoS in den vergangenen drei Jahren nahezu jedes Jahr verdoppelt worden sei. Weltweit seien derzeit 10 Anlagen für Advanced Packaging in Betrieb; insgesamt liege das Angebot bereits sehr nahe an der Kundennachfrage, erfülle diese jedoch noch nicht vollständig. Er räumte ein, dass er seit den 1990er-Jahren in der Packaging-Industrie tätig sei und nicht damit gerechnet habe, dass Advanced Packaging in den letzten Jahren ein derart exponentielles Wachstum verzeichnen würde – CoWoS sei sogar in Taiwan zu einem allgemein bekannten Begriff geworden.
Er scherzte, dass sich seine Selbstvorstellung heute ganz einfach gestalte: „Hi, I’m the CoWoS guy (Ich bin derjenige, der CoWoS macht).“ Bei der Ausbeute sei die Serienleistung bei der 5,5-fachen Maskengröße von CoWoS besonders beeindruckend: Mehrere KI-Kundenprodukte hielten sich langfristig bei über 98%, einige sogar bei über 99%. Das zeige, dass TSMC bei der Prozesskontrolle für extrem großflächiges Packaging ein sehr hohes Niveau erreicht habe.
(„Intel EMIB-T“-Packaging: Ausbeute knapp unter neun Zehnteln, Kosten nur halb so hoch wie bei CoWoS – gerät TSMC unter Druck?)
SoIC: Schlüssel-Pitch-Rennen auf 4,5 Mikrometer, Chiplets-Strategie senkt Kosten und steigert Effizienz
Während CoWoS die Maskengrößen weiter vergrößert, treibt TSMC auch die SoIC-Technologie für hybrides Bonden (hybrid bonding) parallel voran. Ho Chun erklärte, dass der 6-Mikrometer-Bond-Pitch („Pitch“) bereits im letzten Jahr in die Serienproduktion gegangen sei und für 2029 eine weitere Reduzierung auf 4,5 Mikrometer geplant sei. Dann könne eine dreidimensionale Stapelstruktur realisiert werden, bei der ein A14-Chip direkt auf einen A14-Chip aufgestapelt wird; die Interconnect-Dichte übertreffe die herkömmlichen Lösungen um mehr als 50-mal, und die Energieeffizienz steige um das 5-Fache.
Bei der Chiplets-Strategie (kleine Siliziumchips, die sich mit anderen Dies zu einer einzelnen Verpackungseinheit kombinieren lassen) betonte Ho Chun, dass der Wert nicht nur darin liege, die Grenzen der Maskengröße zu durchbrechen, sondern auch darin, analoge Schaltungen und Rechenmodule getrennt entwerfen zu können. So müssen Kunden nicht alle Funktionen vollständig in den neuesten Prozessknoten verlagern, wodurch sich die gesamten Entwicklungskosten wirksam senken lassen.
TSMC hat zudem bereits Algorithmen zur Die-Zuordnung (die matching) eingeführt: Dabei werden die Die-Kombinationen ausgewählt, deren Eigenschaften am besten zueinander passen, um auf der Packaging-Ebene die Konsistenz der Produktleistung weiter zu verbessern. Ho Chun verglich seine Rolle mit „der größten Dating-App der Welt“: Kunden liefern komplexe Matching-Algorithmen, und TSMC nutzt sein globales Fertigungsnetzwerk, um für jedes Die den passendsten „Seelenverwandten“ zu finden, die Montage pünktlich abzuschließen und die Lieferung termingerecht zu übergeben.
Ho Chun: Je größer das Packaging wird, desto höhere Qualitätsanforderungen müssen über dem Automobilstandard liegen
Mit der schnellen Expansion der AI-Packaging-Größen funktioniert das traditionelle Vorgehen – nur Chips und das reine Packaging selbst zu testen – zunehmend nicht mehr. Ho Chun wies darauf hin, dass nach dem Überschreiten der 3-fachen Maskengröße bei CoWoS die Wechselwirkungen zwischen Packaging und Leiterplatte (PCB), den thermischen Strukturen sowie dem System immer komplexer werden. Um die gesamte Ausschuss-/Fehlerrate großer AI-Systeme in einem akzeptablen Rahmen zu halten, muss der Qualitätsstandard für einzelne Packaging-Bauteile über dem Niveau für den Automotive-Bereich liegen.
Dafür treibt TSMC die STCO-Architektur (System-Technology Co-Optimization, systemtechnische kooperative Optimierung) voran. Diese verlangt, dass Chip, Packaging, Substrat, PCB sowie das Thermik-Design bereits vor der Serienproduktion gemeinsam optimiert werden, indem die thermischen, mechanischen und Zuverlässigkeitsgrenzen des realen Systems in den frühen Entwicklungsprozess integriert werden.
Das tatsächliche Beispiel von TSMC zeigt die Schwere des Problems deutlich: Wenn ein und derselbe Chip in unterschiedliche Systeme integriert wird, treten bei manchen Produkten im Komponenten-Verifizierungsstadium Schäden auf, die in dieser Phase nie zuvor beobachtet wurden – die sogenannten die-edge (freiliegende Kanten von Dies). Am Ende müssen diese Schäden gemeinsam mit Kunden durch Anpassungen des PCB-Layouts, die Konfiguration passiver Bauteile und Änderungen in den Fertigungsprozessen behoben werden. Diese Erscheinung belegt klar, dass die Systemrandbedingungen zu einer entscheidenden Variablen für die Validierung von großflächigem AI-Packaging geworden sind.
ABF-Substrate werden knapp, Multi-Source-Strategie entpuppt sich als zweischneidiges Schwert
Ho Chun merkte außerdem an, dass die AI-Lieferkette in den kommenden Jahren gleichzeitig unter Engpässen bei Speicher und ABF-Substraten leiden werde. Um sich Kapazitäten für Substrate zu sichern, verfolgen Kunden allgemein Multi-Source-Beschaffungsstrategien. Doch die Unterschiede der verschiedenen Substratlieferanten bei Wärmeausdehnungskoeffizient und mechanischen Eigenschaften verschärfen die Kontrolle der Planarität (coplanarity) bei der Systemintegration und machen es schwieriger, die Ausbeute zu erreichen. So wird die Multi-Source-Strategie zu einem zweischneidigen Schwert.
Angesichts des Drucks durch die jährlichen Iterationen von AI-Produkten und -Technologien hat TSMC das interne Entwicklungsmodell von „sequentieller Entwicklung“ auf „parallele Entwicklung“ umgestellt. Dadurch arbeiten Technologie-, Fertigungs- und Kundenteams synchron weiter. Sogar die Produkte der Kunden könnten bereits in die Fabrik kommen, bevor die Validierung mit test vehicle (Testträger) abgeschlossen ist; viele Prozessverbesserungen müssen in der Serienproduktionsphase in Echtzeit umgesetzt werden.
Gleichzeitig sagt TSMC zu, dass es in den sechs Quartalen vor der Serienproduktion die Systemrandbedingungen bekanntgeben und Kundenfeedback breit einholen wird, um sicherzustellen, dass die Technik zum Zeitpunkt der Validierung den tatsächlichen Anforderungen entspricht. Ho Chun forderte außerdem die gesamte Branche auf, über OCP (Open Compute Project) gemeinsame Standards und Best Practices für Validierungen auf Systemebene aufzubauen. Durch die Kombination früher mechanischer Simulationen mit späteren realen Messdaten sowie durch ein kooperatives Lieferkettenmanagement könne die Entwicklung und Serienproduktion von AI-Produkten gemeinsam beschleunigt werden.
(„ABF-Substratpreissprung steht bevor!“ Ajinomoto plant Preiserhöhung um 30%, drei taiwanische Substrat-Lieblinge mit Rekordumsätzen zuerst)
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