三星剛剛展示了：將 HBM4 基板裸芯片（base die）遷移到先進邏輯工藝，之所以比大多數人意識到的更重要。
基板裸芯片位於堆疊的底部——它負責管理接口，並控制整個內存模塊。早期的 HBM 代際在這一層使用的是類似 DRAM 的工藝流程。隨着速度提升、以及 AI 基礎設施的功耗預算不斷收緊，這種做法正遭遇到越來越硬的限制。
三星採用自家 4nm 邏輯工藝來製造 HBM4 的基板裸芯片，同時將存儲核心保留在 1c DRAM 節點上。內部數據表明：當工藝從“純 DRAM”逐步推進到 14nm、8nm、5nm，最終到 4nm 時，基板裸芯片和核心裸芯片的功耗都在持續下降。TSV-to-PHY 中繼器的功耗下降幅度很大，而時延仍保持在可接受水平。
實際帶來的效果是：引腳速率已經達到 11.7 Gbps，並朝着 13 Gbps 的目標前進；同時整體效率更優。三星目前正在出貨這一配置。
$MU 美光則走的是不同的第一代路徑——先使用內部的 DRAM 工藝基板裸芯片，以優先保證 HBM4E 之前的穩定性與成本，然後再轉向外部邏輯工藝。
在 HBM4 速率下，純 DRAM 工藝在功耗和接口性能方面的壓力更大。把基板裸芯片放到先進邏輯上，正逐漸成爲提升效率與帶寬的關鍵槓桿。
這就是那種“靜悄悄”的架構調整——其重要性，往往比標題規格所暗示的要大得多。
基板裸芯片位於堆疊的底部——它負責管理接口，並控制整個內存模塊。早期的 HBM 代際在這一層使用的是類似 DRAM 的工藝流程。隨着速度提升、以及 AI 基礎設施的功耗預算不斷收緊，這種做法正遭遇到越來越硬的限制。
三星採用自家 4nm 邏輯工藝來製造 HBM4 的基板裸芯片，同時將存儲核心保留在 1c DRAM 節點上。內部數據表明：當工藝從“純 DRAM”逐步推進到 14nm、8nm、5nm，最終到 4nm 時，基板裸芯片和核心裸芯片的功耗都在持續下降。TSV-to-PHY 中繼器的功耗下降幅度很大，而時延仍保持在可接受水平。
實際帶來的效果是：引腳速率已經達到 11.7 Gbps，並朝着 13 Gbps 的目標前進；同時整體效率更優。三星目前正在出貨這一配置。
$MU 美光則走的是不同的第一代路徑——先使用內部的 DRAM 工藝基板裸芯片，以優先保證 HBM4E 之前的穩定性與成本，然後再轉向外部邏輯工藝。
在 HBM4 速率下，純 DRAM 工藝在功耗和接口性能方面的壓力更大。把基板裸芯片放到先進邏輯上，正逐漸成爲提升效率與帶寬的關鍵槓桿。
這就是那種“靜悄悄”的架構調整——其重要性，往往比標題規格所暗示的要大得多。
