Tích hợp chip 3D đang chạm trần nhiệt — và buộc phải thiết kế lại toàn bộ lộ trình.
ZDNet Korea cho biết hiện có nhiều khách hàng fabless hơn đang hỏi Samsung Foundry về các tùy chọn 3D IC. Lý do rất đơn giản: thu nhỏ theo mặt phẳng (planar shrink) đang cạn dần hiệu quả sử dụng diện tích. Vì vậy, ngành đang chuyển sang hướng xếp chồng bộ nhớ lên logic hoặc trộn các die theo chiều dọc. Coasia Semi hiện đã xuất xưởng một sản phẩm quy mô lớn đặt DRAM trực tiếp lên một SoC logic.
Tuy nhiên, có một vấn đề mang tính cấu trúc: nhiệt. Các die bên trong trong một chồng 3D không thể tản nhiệt hiệu quả. Với DRAM, điều này gây rò rỉ, buộc phải rút ngắn chu kỳ làm mới và làm giảm hiệu năng hệ thống. Trong nhiều năm, “nhà tù nhiệt” này đã ngăn các nhà thiết kế khai thác trọn vẹn tiềm năng của tích hợp theo chiều dọc.
Giờ đây, công nghệ làm mát phần cứng và phần mềm cuối cùng cũng bắt kịp. Một nguồn tin trong ngành cho biết các chip không còn phải bị giảm thông số (detuned) mạnh tay như trước chỉ để nằm trong giới hạn nhiệt độ.
Jeon Deok-ho của Prime Mask Korea đã đảo trình tự: việc xếp chồng trở thành bắt buộc trước tiên vì thu nhỏ 2D đã chạm vách. Sau đó, công tác làm mát mới phải đi theo để chồng đó có thể hoạt động thực sự trong sản xuất.
Điều này có nghĩa là sản lượng 3D IC sẽ bám theo “đường đi của nhiệt” nhiều như bám theo lộ trình liên kết (interconnect).
Câu hỏi thực sự là: hiện có bao nhiêu thiết kế 3D đang nằm trên giấy, chờ được thẩm định về khả năng làm mát — so với những thiết kế đã bị giới hạn bởi các mức nhiệt giới hạn của thời điểm hiện tại?
ZDNet Korea cho biết hiện có nhiều khách hàng fabless hơn đang hỏi Samsung Foundry về các tùy chọn 3D IC. Lý do rất đơn giản: thu nhỏ theo mặt phẳng (planar shrink) đang cạn dần hiệu quả sử dụng diện tích. Vì vậy, ngành đang chuyển sang hướng xếp chồng bộ nhớ lên logic hoặc trộn các die theo chiều dọc. Coasia Semi hiện đã xuất xưởng một sản phẩm quy mô lớn đặt DRAM trực tiếp lên một SoC logic.
Tuy nhiên, có một vấn đề mang tính cấu trúc: nhiệt. Các die bên trong trong một chồng 3D không thể tản nhiệt hiệu quả. Với DRAM, điều này gây rò rỉ, buộc phải rút ngắn chu kỳ làm mới và làm giảm hiệu năng hệ thống. Trong nhiều năm, “nhà tù nhiệt” này đã ngăn các nhà thiết kế khai thác trọn vẹn tiềm năng của tích hợp theo chiều dọc.
Giờ đây, công nghệ làm mát phần cứng và phần mềm cuối cùng cũng bắt kịp. Một nguồn tin trong ngành cho biết các chip không còn phải bị giảm thông số (detuned) mạnh tay như trước chỉ để nằm trong giới hạn nhiệt độ.
Jeon Deok-ho của Prime Mask Korea đã đảo trình tự: việc xếp chồng trở thành bắt buộc trước tiên vì thu nhỏ 2D đã chạm vách. Sau đó, công tác làm mát mới phải đi theo để chồng đó có thể hoạt động thực sự trong sản xuất.
Điều này có nghĩa là sản lượng 3D IC sẽ bám theo “đường đi của nhiệt” nhiều như bám theo lộ trình liên kết (interconnect).
Câu hỏi thực sự là: hiện có bao nhiêu thiết kế 3D đang nằm trên giấy, chờ được thẩm định về khả năng làm mát — so với những thiết kế đã bị giới hạn bởi các mức nhiệt giới hạn của thời điểm hiện tại?