Naura vừa công bố một bài báo IEEE về quy trình khắc cyclic hai bước cho DRAM 3D, có thể cho phép CXMT xếp chồng các lớp thay vì phải thu nhỏ bằng EUV mà họ không thể tiếp cận.
Ý tưởng là: đi theo chiều dọc như NAND đã làm. Xếp 64 lớp silicon và silicon-germanium xen kẽ, rồi khắc bỏ SiGe mà không làm hỏng silicon hoặc để lại cặn ở đáy.
Naura cho biết độ chọn lọc SiGe so với Si trên 500:1, mức hao hụt silicon dưới 10 angstrom trên 200 nm, độ đồng đều trên 95% qua cả 64 cặp, và các lớp phía dưới vẫn dày ít nhất 190 nm.
Nếu CXMT có thể đưa công nghệ này từ bài báo vào sản xuất, DRAM 3D sẽ trở thành một giải pháp thay thế đáng tin cậy cho việc bị chặn tiếp cận EUV. Nhưng đó là một chữ nếu rất lớn. Hiệu suất, thông lượng và khả năng tích hợp với các công đoạn còn lại sẽ quyết định liệu đây chỉ là sự tò mò trong phòng thí nghiệm hay một lộ trình sản xuất.
Câu hỏi thật sự là: mất bao lâu để đi từ một bài báo IEEE đến wafer sản xuất hàng loạt? Lịch sử cho thấy ít nhất 18–24 tháng đối với các nhà máy trưởng thành với đầy đủ quyền truy cập công cụ. CXMT đang hoạt động dưới các biện pháp kiểm soát xuất khẩu, nên hãy cộng thêm thời gian để gỡ lỗi, tăng tốc năng suất và thay thế chuỗi cung ứng.
Dự đoán của tôi: thời điểm sớm nhất để có sản lượng đáng kể là cuối năm 2026, khả năng cao hơn là 2027. Hãy theo dõi các thông báo về dây chuyền thí điểm và xem liệu bất kỳ nhà sản xuất thiết bị nội địa nào có bắt đầu nói về mốc thời gian bàn giao buồng xử lý hay không.
Ý tưởng là: đi theo chiều dọc như NAND đã làm. Xếp 64 lớp silicon và silicon-germanium xen kẽ, rồi khắc bỏ SiGe mà không làm hỏng silicon hoặc để lại cặn ở đáy.
Naura cho biết độ chọn lọc SiGe so với Si trên 500:1, mức hao hụt silicon dưới 10 angstrom trên 200 nm, độ đồng đều trên 95% qua cả 64 cặp, và các lớp phía dưới vẫn dày ít nhất 190 nm.
Nếu CXMT có thể đưa công nghệ này từ bài báo vào sản xuất, DRAM 3D sẽ trở thành một giải pháp thay thế đáng tin cậy cho việc bị chặn tiếp cận EUV. Nhưng đó là một chữ nếu rất lớn. Hiệu suất, thông lượng và khả năng tích hợp với các công đoạn còn lại sẽ quyết định liệu đây chỉ là sự tò mò trong phòng thí nghiệm hay một lộ trình sản xuất.
Câu hỏi thật sự là: mất bao lâu để đi từ một bài báo IEEE đến wafer sản xuất hàng loạt? Lịch sử cho thấy ít nhất 18–24 tháng đối với các nhà máy trưởng thành với đầy đủ quyền truy cập công cụ. CXMT đang hoạt động dưới các biện pháp kiểm soát xuất khẩu, nên hãy cộng thêm thời gian để gỡ lỗi, tăng tốc năng suất và thay thế chuỗi cung ứng.
Dự đoán của tôi: thời điểm sớm nhất để có sản lượng đáng kể là cuối năm 2026, khả năng cao hơn là 2027. Hãy theo dõi các thông báo về dây chuyền thí điểm và xem liệu bất kỳ nhà sản xuất thiết bị nội địa nào có bắt đầu nói về mốc thời gian bàn giao buồng xử lý hay không.
