A Samsung Electronics revisou sua estratégia de DRAM de próxima geração ao adicionar o processo B1b, que antes era apenas um projeto, ao seu cronograma oficial e renomeá-lo para D0a, sendo este a primeira DRAM abaixo de 10 nanômetros da empresa. De acordo com o ChainCatcher, o produto anteriormente referido como D0a agora foi classificado separadamente como D0a-V, uma medida voltada a acelerar a introdução de embalagens avançadas (advanced packaging) em DRAM de uso geral.

A B1b irá fabricar células de memória e circuitos de driver periféricos em wafers separados antes de juntá-los usando a ligação híbrida wafer-a-wafer com interconexões de cobre diretas. A DRAM comercial atual é a 1c, o nó de classe de 10 nanômetros da sexta geração, com uma largura de linha de cerca de 11 a 12 nanômetros; já a próxima geração, a 1d, é o nó de classe de 10 nanômetros da sétima geração, com largura de linha de cerca de 10 a 11 nanômetros, e é vista como o produto final “de facto” da classe de 10 nanômetros. A DRAM com transistor vertical pode reduzir a área da célula de 6F² para 4F², mas enfrenta desafios elevados de corrosão/etching com alta razão de aspecto e de vazamento (leakage). A ligação híbrida wafer-a-wafer já está em produção em massa para sensores de imagem CMOS e NAND com alta pilha.

A Samsung também está avaliando o B1b para sua oitava geração de memória de alta largura de banda, HBM5. Espera-se que a HBM5 entre em produção em massa por volta de 2029 e tenha como objetivo aumentar a velocidade de operação em mais de 50% em comparação com a HBM4E. Estimativas da indústria indicam que a DRAM D0a baseada no B1b poderia chegar ao uso comercial em cerca de dois anos, enquanto o cronograma de investimento para a produção em massa pode ser decidido já no começo do próximo ano.