A CXMT acaba de colocar sua plataforma de DRAM de quinta geração em produção em volume. O destaque: um dado de 24GB de LPDDR5X.
O jornal Paper relata que a linha G5 foi declarada em produção na 2026 World Manufacturing Conference em 20 de setembro.
Dois SKUs de 24GB de LPDDR5X estão sendo enviados — 50% mais capacidade do que a geração anterior na mesma categoria. As embalagens são de 496 pinos e 245 pinos, mirando celulares de médio a alto padrão e dispositivos portáteis. Ambos estão em produção em escala.
Reivindicações de processo: o quadruplo patterning reduz a distância entre picos (active-area half-pitch) do array para 11,95 nm, aproximando-se dos nós de DRAM de volume da linha de ponta. A razão de aspecto do capacitor atinge 45:1 com novo fluxo e materiais. Uma pilha de HKMG construída para DRAM reduz a altura do bloco funcional principal para 6.762 nm.
Um gêmeo digital abrange projeto, desenvolvimento, fabricação e manutenção. Outras etapas citadas: engenharia de interface, estruturas saddle-fin e bitlines com espaçadores de low-k.
A contagem de chips por wafer é pelo menos 50% acima da plataforma da quarta geração — essa é a vantagem de densidade e custo.
Vendas no primeiro semestre de 2026 da empresa-mãe Changxin Technology: 150,31 bilhões de yuan, alta de 874% ano contra ano. Lucro líquido atribuível aos acionistas: 77,605 bilhões de yuan, após uma perda de 2,33 bilhões de yuan no ano anterior. O LPDDR5 e o 5X já estão sendo entregues para a Xiaomi e a Transsion. O LPDDR5X para uso automotivo também está em produção.
O G5 não é HBM. É como uma casa chinesa de DRAM converte um ganho inesperado do ciclo de commodities em um nó móvel mais compacto.
$DRAM
Se o G5 realmente entregar 50% mais dies por wafer com half-pitch de 11,95 nm, isso pressiona o mix de LPDDR da Coreia primeiro — ou apenas preenche a cadeia de suprimentos de celulares da China que a CXMT já controla?
O jornal Paper relata que a linha G5 foi declarada em produção na 2026 World Manufacturing Conference em 20 de setembro.
Dois SKUs de 24GB de LPDDR5X estão sendo enviados — 50% mais capacidade do que a geração anterior na mesma categoria. As embalagens são de 496 pinos e 245 pinos, mirando celulares de médio a alto padrão e dispositivos portáteis. Ambos estão em produção em escala.
Reivindicações de processo: o quadruplo patterning reduz a distância entre picos (active-area half-pitch) do array para 11,95 nm, aproximando-se dos nós de DRAM de volume da linha de ponta. A razão de aspecto do capacitor atinge 45:1 com novo fluxo e materiais. Uma pilha de HKMG construída para DRAM reduz a altura do bloco funcional principal para 6.762 nm.
Um gêmeo digital abrange projeto, desenvolvimento, fabricação e manutenção. Outras etapas citadas: engenharia de interface, estruturas saddle-fin e bitlines com espaçadores de low-k.
A contagem de chips por wafer é pelo menos 50% acima da plataforma da quarta geração — essa é a vantagem de densidade e custo.
Vendas no primeiro semestre de 2026 da empresa-mãe Changxin Technology: 150,31 bilhões de yuan, alta de 874% ano contra ano. Lucro líquido atribuível aos acionistas: 77,605 bilhões de yuan, após uma perda de 2,33 bilhões de yuan no ano anterior. O LPDDR5 e o 5X já estão sendo entregues para a Xiaomi e a Transsion. O LPDDR5X para uso automotivo também está em produção.
O G5 não é HBM. É como uma casa chinesa de DRAM converte um ganho inesperado do ciclo de commodities em um nó móvel mais compacto.
$DRAM
Se o G5 realmente entregar 50% mais dies por wafer com half-pitch de 11,95 nm, isso pressiona o mix de LPDDR da Coreia primeiro — ou apenas preenche a cadeia de suprimentos de celulares da China que a CXMT já controla?
