O empilhamento de chips 3D está chegando a um teto térmico — e isso está forçando uma reformulação de toda a rota de desenvolvimento.
O ZDNet Korea informa que mais clientes fabless estão, agora, perguntando à Samsung Foundry sobre opções de IC 3D. O motivo é simples: a redução planar está se esgotando em eficiência de área. Assim, a indústria está migrando para empilhar memória sobre lógica ou misturar chips verticalmente. A Coasia Semi já entrega em volume uma solução que coloca DRAM diretamente em um SoC de lógica.
Mas há um problema estrutural — o calor. Os chips internos em uma pilha 3D não conseguem dissipar energia térmica de forma eficiente. Em DRAM, isso causa vazamento, o que obriga ciclos de refresh mais curtos e reduz o desempenho do sistema. Por anos, essa “prisão térmica” impediu que os projetistas aproveitassem todo o potencial da integração vertical.
Agora, as tecnologias de resfriamento de hardware e software finalmente estão alcançando. Uma fonte do setor disse que os chips não precisam mais ser “desafinados” com tanta agressividade apenas para ficar dentro dos limites de temperatura.
Jeon Deok-ho, da Prime Mask Korea, inverteu a ordem: o empilhamento virou obrigatório primeiro, porque a redução 2D atingiu um limite. Depois, o resfriamento precisou acompanhar para que a pilha pudesse, de fato, funcionar na produção.
Isso significa que o volume de IC 3D vai acompanhar o “caminho térmico” tanto quanto a rota do interconect.
A pergunta real é: quantos projetos de 3D estão hoje apenas no papel, aguardando que o resfriamento seja qualificado — versus quantos projetos já estão limitados pelos limites de calor atuais?
O ZDNet Korea informa que mais clientes fabless estão, agora, perguntando à Samsung Foundry sobre opções de IC 3D. O motivo é simples: a redução planar está se esgotando em eficiência de área. Assim, a indústria está migrando para empilhar memória sobre lógica ou misturar chips verticalmente. A Coasia Semi já entrega em volume uma solução que coloca DRAM diretamente em um SoC de lógica.
Mas há um problema estrutural — o calor. Os chips internos em uma pilha 3D não conseguem dissipar energia térmica de forma eficiente. Em DRAM, isso causa vazamento, o que obriga ciclos de refresh mais curtos e reduz o desempenho do sistema. Por anos, essa “prisão térmica” impediu que os projetistas aproveitassem todo o potencial da integração vertical.
Agora, as tecnologias de resfriamento de hardware e software finalmente estão alcançando. Uma fonte do setor disse que os chips não precisam mais ser “desafinados” com tanta agressividade apenas para ficar dentro dos limites de temperatura.
Jeon Deok-ho, da Prime Mask Korea, inverteu a ordem: o empilhamento virou obrigatório primeiro, porque a redução 2D atingiu um limite. Depois, o resfriamento precisou acompanhar para que a pilha pudesse, de fato, funcionar na produção.
Isso significa que o volume de IC 3D vai acompanhar o “caminho térmico” tanto quanto a rota do interconect.
A pergunta real é: quantos projetos de 3D estão hoje apenas no papel, aguardando que o resfriamento seja qualificado — versus quantos projetos já estão limitados pelos limites de calor atuais?