Naura acabou de publicar um artigo da IEEE sobre um ataque cíclico em duas etapas para DRAM 3D que pode permitir que a CXMT empilhe camadas em vez de encolher com o EUV ao qual ela não tem acesso.

A proposta: ir para o vertical, como a NAND fez. Empilhar 64 camadas alternadas de silício e silício-germânio, ואז remover o SiGe sem danificar o silício nem deixar resíduos no fundo.

A Naura afirma seletividade SiGe-para-Si acima de 500:1, perda de silício abaixo de 10 angstroms ao longo de 200 nm, uniformidade acima de 95% em todos os 64 pares e camadas inferiores ainda com pelo menos 190 nm de espessura.

Se a CXMT conseguir levar isso do artigo para a fábrica, a DRAM 3D se torna uma alternativa viável para contornar o bloqueio do EUV. Mas isso é um grande se. Rendimento, produtividade e integração com o restante do fluxo de processo decidirão se isso será uma curiosidade de laboratório ou um roteiro de produção.

A verdadeira pergunta: quanto tempo leva para ir de um artigo da IEEE a wafers em volume? A história diz pelo menos 18–24 meses para fabs maduras com acesso total às ferramentas. A CXMT está operando sob controles de exportação, então some tempo para depuração, aumento de rendimento e substituição na cadeia de suprimentos.

Meu palpite: o primeiro volume realmente significativo é no fim de 2026, mais provavelmente em 2027. Fique de olho em anúncios de linhas piloto e se algum dos fabricantes locais de ferramentas começar a falar sobre prazos de entrega das câmaras.