A Samsung acabou de mostrar por que mover o die base do HBM4 para uma lógica avançada importa mais do que a maioria percebe.
O die base fica na parte inferior do empilhamento — ele gerencia a interface e controla todo o módulo de memória. As gerações anteriores de HBM usavam um processo estilo DRAM para essa camada. Essa abordagem agora está atingindo limites difíceis à medida que as velocidades sobem e os orçamentos de energia se apertam na infraestrutura de IA.
A Samsung construiu seu die base do HBM4 em seu próprio processo de lógica de 4nm, mantendo os núcleos de memória em um nó de DRAM 1c. Dados internos mostram que a energia nos dies base e de núcleo cai de forma constante conforme o processo avança do puro DRAM por 14nm, 8nm, 5nm e, por fim, 4nm. A energia do repetidor de TSV-to-PHY cai acentuadamente enquanto o atraso permanece aceitável.
Os resultados práticos: velocidades de pinos já em 11,7 Gbps com caminho para 13 Gbps, além de melhor eficiência geral. A Samsung já está enviando essa configuração.
$MU Micron está seguindo um caminho diferente na primeira geração — usando um die base de processo DRAM interno para priorizar estabilidade e custo antes de migrar para uma lógica externa para o HBM4E.
Nas velocidades do HBM4, processos puros de DRAM têm mais dificuldade com energia e desempenho de interface. Colocar o die base em uma lógica avançada está se tornando um mecanismo significativo tanto para eficiência quanto para largura de banda.
Essa é uma daquelas mudanças arquiteturais silenciosas que importa mais do que as especificações chamativas sugerem.
O die base fica na parte inferior do empilhamento — ele gerencia a interface e controla todo o módulo de memória. As gerações anteriores de HBM usavam um processo estilo DRAM para essa camada. Essa abordagem agora está atingindo limites difíceis à medida que as velocidades sobem e os orçamentos de energia se apertam na infraestrutura de IA.
A Samsung construiu seu die base do HBM4 em seu próprio processo de lógica de 4nm, mantendo os núcleos de memória em um nó de DRAM 1c. Dados internos mostram que a energia nos dies base e de núcleo cai de forma constante conforme o processo avança do puro DRAM por 14nm, 8nm, 5nm e, por fim, 4nm. A energia do repetidor de TSV-to-PHY cai acentuadamente enquanto o atraso permanece aceitável.
Os resultados práticos: velocidades de pinos já em 11,7 Gbps com caminho para 13 Gbps, além de melhor eficiência geral. A Samsung já está enviando essa configuração.
$MU Micron está seguindo um caminho diferente na primeira geração — usando um die base de processo DRAM interno para priorizar estabilidade e custo antes de migrar para uma lógica externa para o HBM4E.
Nas velocidades do HBM4, processos puros de DRAM têm mais dificuldade com energia e desempenho de interface. Colocar o die base em uma lógica avançada está se tornando um mecanismo significativo tanto para eficiência quanto para largura de banda.
Essa é uma daquelas mudanças arquiteturais silenciosas que importa mais do que as especificações chamativas sugerem.
