No campo da engenharia reversa de semicondutores, a TechInsights dominou por décadas. No último fim de semana, Dylan Patel da SemiAnalysis lançou oficialmente o primeiro relatório de desmontagem público do seu laboratório STEEL (Teardown Engineering & Evaluation Lab), focando em um dos chips mais comentados do mundo, o Kirin 9030 Pro que equipa o Huawei Mate 80 Pro, fabricado com o processo N+3 mais avançado da SMIC.
O timing é intrigante. A TechInsights está sendo vendida para capital privado, enquanto a receita da SemiAnalysis já superou a dessa gigante veterana. Dylan escolheu este momento para agir, usando um relatório de desmontagem com alto conteúdo técnico, acompanhado de fotos dos chips tiradas no laboratório do Oregon.
O título do relatório é uma bomba: no SMIC N+3, a menor distância entre metais (M0 pitch) é de apenas 32,5 nm — menor até do que 36 nm do processo 18A usado pelo processador Panther Lake mais recente da Intel.
A SMIC (China) conseguiu espaçamento entre metais ainda mais fino do que o da Intel sem máquinas de litografia EUV?
Se essa notícia for vista apenas pelo título, seria suficiente para explodir todo o setor de semicondutores; mas a própria SemiAnalysis derrubou isso no segundo parágrafo do relatório. É um "cherry-picked metric" — um indicador deliberadamente selecionado.
Este artigo vai te ajudar a interpretar este relatório de desmontagem.
Alcançar a densidade em igualdade — a um custo alto
Em termos de densidade de transistores, o processo N+3 da SMIC realmente iguala o N6 da TSMC.
Por meio de análise de seção transversal com TEM (microscópio eletrônico de transmissão), o laboratório STEEL mediu que a densidade de Bohr de N+3 é 113,4 MTr/mm², ligeiramente superior aos 107,7 MTr/mm² do N6 da TSMC. A altura da unidade foi reduzida de 252 nm (N+2) para 228 nm; a distância entre o gate e o contato (CGP) foi reduzida de 63 nm para 57 nm. Juntas, essas cifras significam que, sem EUV, a SMIC conseguiu atingir densidade de lógica no nível de chips maduros de 7 nm da TSMC usando apenas litografia DUV pura.
Qual é o preço?
A camada M0 da SMIC usa autoalinhamento com quádruplo patterning (SAQP): o padrão de uma máscara é processado quatro vezes para obter linhas mais finas. O N6 da TSMC, na mesma camada, só precisa de double patterning (SADP). Quádruplo significa mais máscaras, exigência maior de precisão de overlay, fluxos de processo mais complexos e custos mais altos.
A SemiAnalysis viu diretamente o custo do SAQP nas imagens de seção transversal: o canal M0 em N+3 apresenta um perfil de “degrau” invertido evidente (mais estreito na base do que no topo) e há um enriquecimento claro da camada de bloqueio na parte inferior do canal. Embora essa morfologia ajude no preenchimento com cobre, com espaçamento de 32,5 nm, a dificuldade de controle de processo dispara.
Uma analogia que um trader entenderia: a SMIC está fazendo cédulas do mesmo valor, mas o custo de impressão de cada uma é várias vezes maior que o da TSMC, e o risco de rendimento é ainda maior. Com densidade igual, a economia é completamente diferente.
Kirin 9030: sob condições limitadas, espremer cada milímetro do wafer de silício
A capacidade de projeto de chips da HiSilicon (Huawei) é outra história em um nível diferente.
Em termos de área do chip, o Kirin 9030 e a geração anterior 9020 são quase do mesmo tamanho (cerca de 140 mm²), mas por dentro foi colocado mais coisa: a CPU evoluiu de 1 big core + 3 middle cores para 1 big + 4 middle; as unidades de computação da GPU aumentaram de 4 para 6; a NPU também ganhou mais um core Tiny; e as caches em todos os níveis foram ampliadas. O aumento de densidade de N+3 permite que a Huawei empacote mais unidades lógicas no mesmo tamanho de chip.
Em desempenho, o laboratório STEEL citou dados de benchmarks públicos e deixou o posicionamento bem claro: a performance da GPU do Kirin 9030 (Maleoon 935) está praticamente igualando o nível de flagship de 2022. A pontuação do 3DMark WLE melhora 70% em relação à geração anterior; fica ligeiramente acima do Snapdragon 8+ Gen 1, mas quando comparada ao Snapdragon 8 Elite Gen 5 flagship atual, a diferença está entre 2,4 e 2,6 vezes.
O caso da CPU é ainda melhor para explicar. O desempenho por ciclo (IPC) do big core TaiShan Prime está aproximadamente no nível do Arm Cortex-X2, um design de 2021. O core M1 Firestorm, lançado pela Apple em 2020, ainda tem IPC 35% maior. O mais recente core Apple M5 P tem IPC 60% maior e desempenho absoluto 2,7 vezes.
A raiz da diferença não está no design, mas no processo. A Apple e a Qualcomm usam a TSMC N4 e N3P — esses processos têm vantagens essenciais na curva tensão-frequência: com a mesma área, é possível colocar mais transistores; com o mesmo consumo de energia, dá para rodar em frequências mais altas. O nível do design central da Huawei corresponde à linha de frente da indústria na geração anterior, mas ficou presa em processos de fabricação que estão duas gerações atrás.
Quando a evolução do processo emperra, a Huawei se prepara para “dobrar”
A parte de maior valor prospectivo do relatório é onde a Huawei anuncia, na conferência ISCAS de 2026, as leis de escalonamento τ e o roadmap do LogicFolding.
A redução tradicional de semicondutores avançou no plano bidimensional: tornar os transistores menores e afinar os fios metálicos. A Lei de Moore percorreu por décadas; em essência, é fazer exatamente isso. A Huawei agora propõe o escalonamento τ, que desloca o objetivo de otimização do domínio espacial para o domínio temporal: encurtar o custo de tempo para movimentação e processamento de dados, incluindo atraso de comutação de transistores, atraso de propagação de sinais e atrasos de computação e armazenamento.
LogicFolding é a implementação em engenharia dessa teoria. Em termos simples, é dividir o mesmo módulo lógico em duas camadas — superior e inferior — empilhá-las frente a frente e conectá-las por meio de ligação híbrida com espaçamento ultrafino. O benefício imediato é encurtar o caminho de sinal mais longo. Em chips modernos, grande parte do consumo de energia e da latência é gasta em dirigir longos cabos e buffers de retransmissão. Ao dobrar a lógica verticalmente, o caminho crítico fica menor, a frequência pode subir e o consumo de energia pode cair.
A Huawei forneceu um roadmap agressivo: a frequência do big core do Kirin 9030 é 2,75 GHz; em laboratório, já foi executado um sample de 3,39 GHz; a meta é chegar a 5 GHz em 2031. Ao mesmo tempo, por empilhamento 3D, ela quer empurrar a densidade equivalente para 295 MTr/mm², comparável ao nível 14A da TSMC.
A SemiAnalysis mantém a cautela. Elas apontam que o método de cálculo de densidade da Huawei é diferente do das foundries tradicionais: a densidade do empilhamento 3D é calculada pela área do encapsulamento. Ao empilhar lógicas ativas em múltiplas camadas, naturalmente se obtém um número maior. Se esse mesmo método fosse usado para calcular o AMD MI450X (camada superior N2 + camada inferior N3P), a densidade teórica chegaria a 460,2 MTr/mm² — bem acima da meta da Huawei para 2031 (2031).
Mas o próprio direcionamento merece atenção. Ao seguir esse caminho, a Huawei, em essência, está “tirando a tarefa da foundry” e colocando-a nas mãos da empresa de design de sistema sob a restrição do processo. O V-Cache da AMD faz empilhamento 3D em cache; o AMD MI350X leva IO e interconexão para a camada inferior do chip. O que a Huawei precisa fazer é ainda mais completo: separar diretamente o mesmo bloco lógico, distribuí-lo verticalmente — um desafio em nível totalmente diferente do ponto de vista de engenharia.
Controles de exportação reconfiguram a dimensão da competição
A conclusão final da SemiAnalysis é direta: os controles de exportação não impediram o avanço dos chips chineses, mas mudaram a rota e o custo desse avanço.
O N+3 da SMIC prova que dá para chegar a uma densidade de lógica do nível N6 mesmo sem EUV. Só que esse caminho custa mais, é mais complexo em processo e tem maior dificuldade de controlar o rendimento. Seguindo em frente, cada etapa aumenta a dificuldade marginal: mais máscaras, requisitos mais estritos de precisão de overlay (alinhamento), e padrões de múltiplo custo de fabricação ainda mais caros. Teoricamente, N+4 pode atingir 137,8 MTr/mm² (comparável ao N5 da TSMC), e N+5, se incluir alimentação pela parte de trás, pode até se aproximar do HP da Intel 18A. Mas cada passo é mais difícil, mais caro e com menos margem de tolerância do que o anterior.
Ao mesmo tempo, os processos N+2 e N+3 da SMIC estão migrando para a Huahong. Empresas de design como a Alibaba Pingtouge (T-Head) e a Cambricon também podem ser beneficiadas. O conhecimento de fabricação de chips está se espalhando de uma única foundry para um ecossistema inteiro, o que dilui ainda mais a eficácia de sanções direcionadas a uma empresa específica.
No lado de design, Huawei e a Universidade de Pequim já estão desenvolvendo protótipos de ferramentas EDA nacionais para o LogicFolding. Isso não equivale a substituir completamente as cadeias completas de ferramentas da Synopsys e da Cadence, mas o EDA nacional está evoluindo na direção de "otimização cooperativa entre arquitetura-processo-encapsulamento".
Um detalhe interessante: na desmontagem, a STEEL descobriu que a DRAM do Kirin 9030 Pro vem da Samsung (K4L2E165YD, LPDDR5X-9600, nó de processo 1a), e que a versão Pro Max de 16GB também apresenta encapsulamento da Samsung e da CXMT (memória da ChangXin). A data de encapsulamento dos chips da ChangXin está marcada como a 45ª semana de 2025. A densidade do processo está na mesma faixa do nível 1z da indústria. Isso significa que os chips de memória da China já começaram a entrar na cadeia de suprimentos de topo da Huawei, embora o processo ainda esteja 1 a 2 gerações atrás da Samsung e da SK hynix.
Para investidores, o sinal realmente digno de acompanhamento está em saber se a rota de empilhamento 3D da Huawei pode, mantendo os custos sob controle, levar chips chineses a atingirem o nível de “capacidade suficiente” em cenários como celulares, inferência de IA e equipamentos de rede.
Uma vez que “ser o bastante” se torne uma condição, o valor estratégico dessa cadeia de suprimentos será reavaliado.