3Dチップ積層は熱の限界にぶつかっており、ロードマップ全体の再設計を迫っている。

ZDNet Koreaによると、より多くのファブレス顧客が現在、Samsung Foundryに対して3D ICの選択肢を求めているという。理由は単純で、平面微細化による面積効率の伸びが行き詰まっているためだ。そこで業界は、メモリをロジック上に積層する、あるいはダイを縦方向に混載する方向へと進んでいる。Coasia Semiはすでに、DRAMをロジックSoCに直接載せる量産品を出荷している。

しかし構造的な問題がある――熱だ。3Dスタック内側のダイは、熱エネルギーを効率よく放散できない。その結果、DRAMではリークが増え、より短いリフレッシュサイクルを強いられてシステム性能が低下する。長年、この「熱の監獄」によって設計者は垂直統合の本来の可能性を十分に引き出せなかった。

いま、ハードウェア／ソフトウェアの冷却技術がようやく追いついてきた。業界筋の見解では、チップは温度制限の範囲内に収めるために、これまでほど強く動作を抑制（ディチューン）する必要がなくなってきたという。

Prime Mask KoreaのJeon Deok-hoは順序を逆転させた。2Dの微細化が壁に当たったことで、積層がまず必須になり、その後で冷却を整える必要が出てきた。スタックを実際の量産で機能させるためだった。

つまり、3D ICの量産は、インターコネクトのロードマップと同じくらい熱の経路に沿って進むことになる。

本当の問いはこうだ――現時点で、どれほどの3D設計が紙の上に留まり、冷却が認定されるのを待っているのだろうか。それとも、すでに今日の熱制約によって制約されている設計がどれくらいあるのだろうか？