半導体リバースエンジニアリング分野では、TechInsightsが数十年にわたり君臨してきた。週末、Dylan PatelのSemiAnalysisが、自社のSTEELラボ（Teardown Engineering & Evaluation Lab）による最初の一般公開の解体レポートを正式に発表した。対象は、世界で最も注目されているチップの一つである、ファーウェイ Mate 80 Pro 搭載のキリン 9030 Pro。中芯国際の最先端N+3プロセスを採用している。
時期が実に興味深い。TechInsightsはプライベートエクイティに売却されつつある一方、SemiAnalysisの売上はこの老舗の巨頭をすでに上回っている。Dylanはこの節目に切り込む選択をした。技術的な含有量の非常に高い解体レポートを用意し、オレゴン州のラボで撮影した実物チップの写真も添えている。
レポートのタイトル自体が爆弾だ。SMICのN+3では最小の金属間ピッチ（M0 pitch）がわずか32.5nmで、Intelの最新Panther Lakeプロセッサが使う18Aプロセスの36nmよりも小さい。
中芯国際はEUV露光なしで、金属間ピッチをIntelよりも細かくできたのか？
このニュースを見出しだけで捉えるなら、半導体業界全体が騒然としても不思議はない。しかしSemiAnalysis自身がレポートの2段目で冷水を浴びせている。これは「cherry picked metric（都合の良い指標だけ抜き出したもの）」であり、意図的に選ばれた指標だ。
この記事では、この解体レポートをあなたに読み解いていく。
密度で追い付く、その代償は高い
SMICのN+3プロセスは、トランジスタ密度に関しては確かにTSMCのN6に追い付いた。
STEELラボはTEM（透過電子顕微鏡）の断面分析により、N+3のボーア密度が113.4 MTr/mm²であることを測定し、TSMCのN6（107.7 MTr/mm²）をわずかに上回った。ユニット高さはN+2の252nmから228nmへ縮まり、コンタクト・ゲート間距離（CGP）は63nmから57nmへ縮小している。これらの数字を合わせて見ると、SMICはEUVがない状況でも、純粋なDUV露光によってロジック密度をTSMCの成熟7nm級にまで引き上げたことを意味する。
代償は何か？
SMICのM0層では自己整合の4重パターニング（SAQP）を使っている。つまり1枚のフォトマスクのパターンを4回の工程で加工し、より細い線を実現する。TSMCのN6は同一層で2重パターニング（SADP）だけで済む。4重であることは、フォトマスク枚数の増加、より高いセルフアライメント精度要件、複雑なプロセスフロー、そしてより高いコストを意味する。
SemiAnalysisは断面図からSAQPの代償を直接見ている。N+3のM0溝ははっきりした逆台形の輪郭（底部が上部より狭い）を示し、溝底には明確なバリア層の濃縮帯がある。この形状は銅の充填に役立つ一方で、32.5nmという間隔では、プロセス制御の難易度が急激に跳ね上がる。
トレーダーが理解できる比喩で言うと、SMICは同じ額面の紙幣を作っている。しかし1枚あたりの印刷コストはTSMCの数倍で、さらに歩留まりリスクも大きい。同じ密度でも、経済学はまったく別物だ。
キリン 9030：制約された条件の中で、シリコンのあらゆる面を使い切る
ファーウェイの海思チップ設計力は、別の次元の物語だ。
チップ面積で見ると、キリン 9030 と前世代の 9020 はほぼ同じ大きさ（約140mm²）だが、中身はより詰め込まれている。CPUは「1つの大コア＋3つのミドルコア」から「1つの大＋4つのミドル」へ進化。GPUの計算ユニットも4から6へ増え、NPUもTinyコアが1つ追加された。各段のキャッシュも全面的に増量している。N+3の密度向上により、ファーウェイは同じチップサイズの中により多くのロジックユニットを収められるようになった。
性能面では、STEELラボが公開のベンチマークデータを引用して、位置づけを明確にしている。キリン 9030 のGPU性能（Maleoon 935）は、2022年のフラッグシップ級を概ね追い付いた。3DMark WLEのスコアは前世代比で70%向上し、Snapdragon 8+ Gen 1をわずかに上回る。ただし現在のフラッグシップであるSnapdragon 8 Elite Gen 5と比べると、差は2.4〜2.6倍だ。
CPUの例のほうが、問題をよりよく説明している。大コア「TaiShan Prime」の1クロック当たり性能（IPC）は、だいたいArm Cortex-X2と同水準で、2021年の設計だ。2020年にAppleが発表したM1 Firestormのコアでは、IPCはさらに35%高い。最新のApple M5 PコアではIPCは60%高く、絶対性能は2.7倍だ。
ギャップの根本は設計ではなく、製造プロセスにある。AppleやQualcommはTSMCのN4、N3Pを使っている。これらのプロセスには電圧−周波数曲線において本質的な優位がある。同じ面積ならより多くのトランジスタを詰め込め、同じ消費電力でもより高い周波数で動かせる。ファーウェイの中核となる設計水準は、業界トップの直前世代に相当するが、2世代前の製造プロセスに閉じ込められている。
製造プロセスが進めなくなったとき、ファーウェイは「折り畳み（折り畳み構造）」の準備をしている
レポートで最も先見性があるのは、ファーウェイが2026年のISCAS会議で公開するτスケーリング則とLogicFoldingのロードマップだ。
従来の半導体微細化は二次元平面上で進んだ。トランジスタを小さくし、金属配線を細くする。ムーアの法則が何十年も本質的にやってきたのは、そのことに他ならない。いまファーウェイが提案するτ（タウ）スケーリングは、最適化の目的を空間領域から時間領域へ移す。要点は、データ移動と処理にかかる時間コストを短縮すること、つまりトランジスタのスイッチ遅延、信号伝搬遅延、計算とメモリの遅延を含む。
LogicFoldingはこの理論の工学的実装だ。簡単に言えば、同じロジックモジュールを上下2層に分解し、対面させて超微細ピッチでの混成バンディング（ハイブリッド・ボンディング）で接続する。直接の利点は、最長の信号経路を短縮できることだ。現代のチップでは、消費電力と遅延の大きな部分が、ドライバの長い配線や中継バッファに費やされている。ロジックを垂直に折り畳むと、クリティカルパスが短くなり、周波数を上げやすくなり、消費電力を下げやすくなる。
ファーウェイは過激なロードマップを提示している。キリン 9030 の大コア周波数は2.75GHzで、ラボではすでに3.39GHzで動く試作サンプルが走っている。目標は2031年に5GHz、さらに3D積層によって等価密度を295 MTr/mm²まで押し上げ、TSMCの14A級に対標する。
SemiAnalysisはこれに警戒を示している。彼らによれば、ファーウェイの密度計算のやり方は従来のファウンドリと異なる。3D積層の密度はパッケージ面積で算定し、多層の能動ロジックを重ねているため、当然より高い数値が出る。もし同じ方法でAMDのMI450X（N2のトップ＋N3Pのボトム）を計算すると、理論上の密度は460.2 MTr/mm²にもなり、ファーウェイが2031年に掲げる目標を大きく上回る。
だが、方向性そのものには注目する価値がある。ファーウェイがこの道を行く本質は、製造プロセスに制約がある前提で、「ファウンドリの仕事をシステム設計会社側に引き取る」ことにある。AMDのV-Cacheはキャッシュで3D積層を行い、AMD MI350XはIOとインターコネクトをボトムの層のチップに移している。ファーウェイがやるべきことはさらに徹底的で、同一のロジックブロックをそのまま分解して垂直に配置する。これは工学的難度としては、また別の次元の挑戦だ。
輸出規制が競争の次元を再定義する
SemiAnalysisの最終結論は率直だ。輸出規制は中国のチップ進歩を止めなかったが、進歩の道筋と代償を変えた。
SMICのN+3は、EUVがなくてもN6級のロジック密度が実現できることを証明した。ただしこの道はコストが高く、プロセスがより複雑で、歩留まりも管理しにくい。さらに進むほど、各ステップの限界難易度は増大していく。より多いフォトマスク、より厳密なセルフアライメント精度、より高価な多重パターニング。理論上はN+4で137.8 MTr/mm²（TSMCのN5に対標）まで到達でき、N+5で背面給電を加えれば、Intel 18AのHP（High Performance）級に近づくことさえあり得る。ただし一歩進むごとに、難しく・高く・許容誤差の余地は小さくなる。
その一方で、SMICのN+2およびN+3プロセスは華虹へ移管されつつあり、アリの平頭哥（ピントウゲ）や寒武紀などの設計会社も恩恵を受ける可能性がある。半導体製造の知識は単一世代の工場からエコシステムへ拡散する。これにより、特定企業に対する制裁の有効性はさらに薄まる。
設計側では、ファーウェイと北京大学がLogicFolding向けに国産EDAツールのプロトタイプ開発を進めている。これはSynopsysやCadenceの完全なツールチェーンを置き換えた、という意味ではないが、国産EDAは「アーキテクチャ−プロセス−パッケージの協調最適化」という方向へ進化している。
興味深い細部がある。STEELの解体調査では、キリン 9030 Pro のDRAMがサムスン（K4L2E165YD、LPDDR5X-9600、1aプロセスノード）である一方、16GBのPro Max版では同時にサムスンとCXMT（長鑫メモリ）のパッケージが確認された。長鑫のチップ・パッケージ日付は2025年の第45週と記されている。プロセスの密度は業界の1z級に相当する。これは、中国のメモリーチップがすでにファーウェイのフラッグシップ向けサプライチェーンに入り始めていることを意味する。ただし製造プロセスは依然として、サムスンやSKハイニックスより1〜2世代遅れている。
投資家にとって本当に追跡すべきシグナルは、ファーウェイの3D積層ロードマップが、コストを制御可能な範囲で、中国产チップをスマホ、AI推論、ネットワーク機器などの場面で「実用域」に到達させられるかどうかだ。
「十分であること」が成立した瞬間、このサプライチェーンの戦略的価値は再評価される。