Ascend 950PR dari Huawei mencapai kecepatan komputasi matriks setara 43% dari H100 Nvidia dalam pengujian. Menurut ChainCatcher, perusahaan riset semikonduktor SemiAnalysis menguji 1.055 operasi matriks yang umum digunakan dalam model AI besar. Perangkat lunak tingkat rendah Huawei memungkinkan 950PR mencapai 86% dari kinerja komputasi yang dapat dicapainya, dibandingkan dengan 75,5% untuk H100. Namun, kecepatan aktual 950PR hanya 21% dari B300 yang lebih baru; tolok ukur tersebut tidak mencakup operator yang baru-baru ini di-porting oleh DeepSeek.

DeepSeek sedang mengerjakan perubahan perangkat lunak untuk mengurangi transfer data dan waktu tunggu. FlashMLA mengubah penyimpanan data untuk perhitungan atensi agar dua kumpulan data yang sebelumnya harus dibaca secara terpisah dapat diakses secara bersamaan. TileLang memungkinkan sebuah chip memuat terlebih dahulu kumpulan data berikutnya saat melakukan komputasi. SemiAnalysis menemukan bahwa penjadwalan otomatis memangkas waktu untuk beberapa tugas komputasi kecil hingga sekitar 40%. DeepSeek juga telah memindahkan DeepEP, yang menangani komunikasi antar-model campuran pakar (MoE), tetapi komunikasi dan komputasi masih bersaing dalam penggunaan bandwidth memori. Huawei berencana melakukan penyempurnaan firmware lebih lanjut.

Tahun lalu, DeepSeek mencoba melatih R2 pada chip Huawei Ascend, tetapi upaya tersebut tidak berhasil meskipun para teknisi Huawei memberikan bantuan di lokasi. Tantangan yang dilaporkan mencakup stabilitas chip, komunikasi antarchip, dan dukungan perangkat lunak. Kerja sama berlanjut tahun ini: DeepSeek merilis enam rangkaian kode adaptasi Ascend secara publik pada akhir September, dan laporan pada Oktober menyebutkan bahwa Huawei sedang menyesuaikan desain chip generasi berikutnya agar memenuhi persyaratan model DeepSeek.

950PR terutama dirancang untuk memproses input inferensi. DeepSeek berencana menggunakan 950DT untuk prapelatihan skala besar paling cepat pada akhir tahun. Kedua pihak telah melakukan pengujian dengan 1.000 chip, tetapi menjalankan siklus pelatihan model besar secara penuh dan terus-menerus pada puluhan ribu chip akan memerlukan penanganan masalah koordinasi dan stabilitas yang lebih kompleks.