Samsung baru saja menunjukkan mengapa memindahkan chip dasar HBM4 ke logika canggih lebih penting daripada yang disadari banyak orang.
Chip dasar terletak di bagian paling bawah tumpukan—chip ini mengelola antarmuka dan mengendalikan seluruh modul memori. Generasi HBM sebelumnya memakai proses bergaya DRAM untuk lapisan ini. Pendekatan tersebut kini menghadapi batas yang makin keras seiring kecepatan meningkat dan anggaran daya makin ketat di infrastruktur AI.
Samsung membangun chip dasar HBM4 pada proses logika 4nm miliknya sendiri, sementara inti memori ditempatkan pada node DRAM 1c. Data internal menunjukkan daya pada chip dasar dan chip inti turun secara bertahap saat proses bergeser dari murni DRAM melalui 14nm, 8nm, 5nm, dan akhirnya 4nm. Daya repeater TSV-to-PHY turun tajam sementara penundaan (delay) tetap masih dapat diterima.
Hasil praktisnya: kecepatan pin sudah mencapai 11,7 Gbps dengan jalur menuju 13 Gbps, ditambah efisiensi yang lebih baik secara keseluruhan. Samsung saat ini sudah mengirimkan konfigurasi tersebut.
$MU Micron mengambil jalur berbeda untuk generasi pertama—menggunakan chip dasar proses DRAM internal untuk memprioritaskan stabilitas dan biaya sebelum beralih ke logika eksternal untuk HBM4E.
Pada kecepatan HBM4, proses DRAM murni menghadapi kesulitan yang lebih besar pada daya dan performa antarmuka. Menempatkan chip dasar pada logika canggih kini menjadi tuas yang berarti untuk efisiensi dan bandwidth.
Ini adalah salah satu pergeseran arsitektur yang sunyi namun berdampak lebih besar daripada yang disarankan oleh angka spesifikasi utama.
Chip dasar terletak di bagian paling bawah tumpukan—chip ini mengelola antarmuka dan mengendalikan seluruh modul memori. Generasi HBM sebelumnya memakai proses bergaya DRAM untuk lapisan ini. Pendekatan tersebut kini menghadapi batas yang makin keras seiring kecepatan meningkat dan anggaran daya makin ketat di infrastruktur AI.
Samsung membangun chip dasar HBM4 pada proses logika 4nm miliknya sendiri, sementara inti memori ditempatkan pada node DRAM 1c. Data internal menunjukkan daya pada chip dasar dan chip inti turun secara bertahap saat proses bergeser dari murni DRAM melalui 14nm, 8nm, 5nm, dan akhirnya 4nm. Daya repeater TSV-to-PHY turun tajam sementara penundaan (delay) tetap masih dapat diterima.
Hasil praktisnya: kecepatan pin sudah mencapai 11,7 Gbps dengan jalur menuju 13 Gbps, ditambah efisiensi yang lebih baik secara keseluruhan. Samsung saat ini sudah mengirimkan konfigurasi tersebut.
$MU Micron mengambil jalur berbeda untuk generasi pertama—menggunakan chip dasar proses DRAM internal untuk memprioritaskan stabilitas dan biaya sebelum beralih ke logika eksternal untuk HBM4E.
Pada kecepatan HBM4, proses DRAM murni menghadapi kesulitan yang lebih besar pada daya dan performa antarmuka. Menempatkan chip dasar pada logika canggih kini menjadi tuas yang berarti untuk efisiensi dan bandwidth.
Ini adalah salah satu pergeseran arsitektur yang sunyi namun berdampak lebih besar daripada yang disarankan oleh angka spesifikasi utama.
