Samsung Electronics a révisé sa stratégie de DRAM de prochaine génération en ajoutant le procédé B1b, auparavant basé sur des projets, à son feuille de route officiel et en le renommant D0a, la première DRAM sous 10 nanomètres de l’entreprise. D’après ChainCatcher, le produit précédemment appelé D0a a désormais été classé séparément comme D0a-V, une démarche visant à accélérer l’introduction de l’emballage avancé dans la DRAM à usage général.

B1b fabriquera des cellules mémoire et des circuits de commande périphériques sur des plaquettes distinctes avant de les assembler à l’aide d’un assemblage hybride de plaquette à plaquette avec des interconnexions en cuivre directes. La DRAM commerciale actuelle est la 1c, le nœud de classe 10 nanomètres de sixième génération, avec une largeur de ligne d’environ 11 à 12 nanomètres, tandis que la prochaine génération 1d est le nœud de classe 10 nanomètres de septième génération, avec une largeur de ligne d’environ 10 à 11 nanomètres, et est considérée comme le produit final de facto de la classe des 10 nanomètres. La DRAM à transistors verticaux peut réduire la surface des cellules de 6F² à 4F², mais elle se heurte à des défis d’usinage à fort rapport d’aspect et de fuites. L’assemblage hybride de plaquette à plaquette est déjà en production de masse pour les capteurs d’image CMOS et le NAND empilé à haut niveau.

Samsung évalue également B1b pour sa mémoire à bande passante élevée de huitième génération, HBM5. On s'attend à ce que la HBM5 entre en production de masse vers 2029 et vise à augmenter la vitesse de fonctionnement de plus de 50 % par rapport à la HBM4E. Selon des estimations de l’industrie, une DRAM D0a basée sur B1b pourrait atteindre une utilisation commerciale dans environ deux ans, tandis que le calendrier d’investissement pour la production de masse pourrait être décidé dès le milieu de l’année prochaine.