El apilamiento de chips 3D está tocando un techo térmico, y eso está obligando a rediseñar toda la hoja de ruta.
ZDNet Korea informa que ahora más clientes fabless están preguntando a Samsung Foundry por opciones de 3D IC. La razón es sencilla: la reducción planar se está quedando sin eficiencia en cuanto a área. Por eso, la industria se está moviendo hacia el apilamiento de memoria sobre lógica, o hacia la mezcla de dados de forma vertical. Coasia Semi ya envía una pieza en volumen que coloca DRAM directamente sobre un SoC de lógica.
Pero hay un problema estructural: el calor. Los dados internos en un apilamiento 3D no pueden disipar la energía térmica de manera efectiva. En DRAM, eso provoca fugas, lo que obliga a usar ciclos de refresco más cortos y recorta el rendimiento del sistema. Durante años, esta “prisión térmica” impidió a los diseñadores aprovechar todo el potencial de la integración vertical.
Ahora, la tecnología de enfriamiento de hardware y software finalmente está poniéndose al día. Una fuente del sector dijo que ya no es necesario desajustar los chips con tanta agresividad solo para mantenerse dentro de los límites de temperatura.
Jeon Deok-ho, de Prime Mask Korea, invirtió el orden: el apilamiento se volvió obligatorio primero porque la reducción 2D chocó con un muro. Luego el enfriamiento tuvo que seguir para que la pila pudiera funcionar realmente en producción.
Esto significa que el volumen de los 3D IC seguirá el camino térmico tanto como la hoja de ruta de interconexión.
La pregunta real es: ¿cuántos diseños 3D están ahora mismo sobre el papel, esperando a que se califique el enfriamiento, frente a cuántos diseños ya están limitados por los límites de calor actuales?
ZDNet Korea informa que ahora más clientes fabless están preguntando a Samsung Foundry por opciones de 3D IC. La razón es sencilla: la reducción planar se está quedando sin eficiencia en cuanto a área. Por eso, la industria se está moviendo hacia el apilamiento de memoria sobre lógica, o hacia la mezcla de dados de forma vertical. Coasia Semi ya envía una pieza en volumen que coloca DRAM directamente sobre un SoC de lógica.
Pero hay un problema estructural: el calor. Los dados internos en un apilamiento 3D no pueden disipar la energía térmica de manera efectiva. En DRAM, eso provoca fugas, lo que obliga a usar ciclos de refresco más cortos y recorta el rendimiento del sistema. Durante años, esta “prisión térmica” impidió a los diseñadores aprovechar todo el potencial de la integración vertical.
Ahora, la tecnología de enfriamiento de hardware y software finalmente está poniéndose al día. Una fuente del sector dijo que ya no es necesario desajustar los chips con tanta agresividad solo para mantenerse dentro de los límites de temperatura.
Jeon Deok-ho, de Prime Mask Korea, invirtió el orden: el apilamiento se volvió obligatorio primero porque la reducción 2D chocó con un muro. Luego el enfriamiento tuvo que seguir para que la pila pudiera funcionar realmente en producción.
Esto significa que el volumen de los 3D IC seguirá el camino térmico tanto como la hoja de ruta de interconexión.
La pregunta real es: ¿cuántos diseños 3D están ahora mismo sobre el papel, esperando a que se califique el enfriamiento, frente a cuántos diseños ya están limitados por los límites de calor actuales?