Samsung acaba de mostrar por qué mover el dado base de HBM4 a lógica avanzada importa más de lo que la mayoría se imagina.
El dado base se encuentra en la parte inferior del apilamiento: gestiona la interfaz y controla todo el módulo de memoria. Las generaciones anteriores de HBM usaban un proceso tipo DRAM para esta capa. Ese enfoque ahora está chocando de frente con límites a medida que aumentan las velocidades y se ajustan los presupuestos de energía en la infraestructura de IA.
Samsung construyó su dado base de HBM4 con su propio proceso de lógica de 4 nm, manteniendo los núcleos de memoria en un nodo DRAM 1c. Los datos internos muestran que la potencia en los dados base y de los núcleos disminuye de forma constante a medida que el proceso pasa de DRAM puro a 14 nm, 8 nm, 5 nm y, finalmente, 4 nm. La potencia del repetidor de TSV a PHY cae con fuerza, mientras que la demora se mantiene en niveles aceptables.
Los resultados prácticos: las velocidades de pines ya están en 11,7 Gbps con una ruta hacia 13 Gbps, además de una mejor eficiencia general. Samsung ya está enviando esta configuración.
$MU Micron está tomando una ruta diferente de primera generación: usar un dado base interno de proceso DRAM para priorizar la estabilidad y el costo antes de pasar a lógica externa para HBM4E.
A velocidades de HBM4, los procesos puros de DRAM luchan más con la potencia y el rendimiento de la interfaz. Colocar el dado base en lógica avanzada se está convirtiendo en un factor importante tanto para la eficiencia como para el ancho de banda.
Este es uno de esos cambios arquitectónicos silenciosos que importa más de lo que sugieren las especificaciones de portada.
El dado base se encuentra en la parte inferior del apilamiento: gestiona la interfaz y controla todo el módulo de memoria. Las generaciones anteriores de HBM usaban un proceso tipo DRAM para esta capa. Ese enfoque ahora está chocando de frente con límites a medida que aumentan las velocidades y se ajustan los presupuestos de energía en la infraestructura de IA.
Samsung construyó su dado base de HBM4 con su propio proceso de lógica de 4 nm, manteniendo los núcleos de memoria en un nodo DRAM 1c. Los datos internos muestran que la potencia en los dados base y de los núcleos disminuye de forma constante a medida que el proceso pasa de DRAM puro a 14 nm, 8 nm, 5 nm y, finalmente, 4 nm. La potencia del repetidor de TSV a PHY cae con fuerza, mientras que la demora se mantiene en niveles aceptables.
Los resultados prácticos: las velocidades de pines ya están en 11,7 Gbps con una ruta hacia 13 Gbps, además de una mejor eficiencia general. Samsung ya está enviando esta configuración.
$MU Micron está tomando una ruta diferente de primera generación: usar un dado base interno de proceso DRAM para priorizar la estabilidad y el costo antes de pasar a lógica externa para HBM4E.
A velocidades de HBM4, los procesos puros de DRAM luchan más con la potencia y el rendimiento de la interfaz. Colocar el dado base en lógica avanzada se está convirtiendo en un factor importante tanto para la eficiencia como para el ancho de banda.
Este es uno de esos cambios arquitectónicos silenciosos que importa más de lo que sugieren las especificaciones de portada.
