El Ascend 950PR de Huawei alcanzó en las pruebas una velocidad de cálculo matricial equivalente al 43 % de la del H100 de Nvidia. Según ChainCatcher, la firma de investigación de semiconductores SemiAnalysis probó 1.055 operaciones matriciales de uso común en grandes modelos de IA. El software de bajo nivel de Huawei permitió al 950PR alcanzar el 86 % de su rendimiento computacional potencial, frente al 75,5 % del H100. Sin embargo, la velocidad real del 950PR fue el 21 % de la del B300, más reciente; la prueba de rendimiento no incluyó los operadores que DeepSeek portó recientemente.

DeepSeek está trabajando en cambios de software para reducir las transferencias de datos y los tiempos de espera. FlashMLA cambia el almacenamiento de datos para los cálculos de atención, de modo que dos conjuntos de datos que antes debían leerse por separado puedan consultarse juntos. TileLang permite que un chip precargue el siguiente lote de datos mientras realiza los cálculos. SemiAnalysis descubrió que la programación automatizada redujo hasta aproximadamente un 40 % el tiempo de algunas tareas de computación pequeñas. DeepSeek también ha adaptado DeepEP, que gestiona la comunicación entre modelos de mezcla de expertos (MoE), pero la comunicación y el cálculo siguen compitiendo por el ancho de banda de la memoria. Huawei planea realizar nuevas mejoras en el firmware.

El año pasado, DeepSeek intentó entrenar R2 en chips Ascend de Huawei, pero el esfuerzo no tuvo éxito, pese a la asistencia in situ de ingenieros de Huawei. Según se informó, los desafíos estaban relacionados con la estabilidad de los chips, la comunicación entre ellos y la compatibilidad del software. La colaboración continuó este año: DeepSeek publicó seis conjuntos de código de adaptación para Ascend a finales de septiembre, y en octubre se informó que Huawei estaba ajustando el diseño de su chip de próxima generación para satisfacer los requisitos de los modelos de DeepSeek.

El 950PR está diseñado principalmente para procesar entradas de inferencia. DeepSeek planea utilizar el 950DT para el preentrenamiento a gran escala a finales de año. Ambas partes han realizado pruebas a escala de 1.000 chips, pero ejecutar de forma continua un ciclo completo de entrenamiento de modelos grandes en decenas de miles de chips requerirá resolver problemas más complejos de coordinación y estabilidad.