3D-Chip-Stacking stößt an eine thermische Grenze – und zwingt zu einem Redesign der gesamten Roadmap.
ZDNet Korea berichtet, dass immer mehr fabless-Kunden Samsung Foundry inzwischen nach Optionen für 3D-ICs fragen. Der Grund ist einfach: Das planar verkleinerte Skalieren stößt hinsichtlich der Flächeneffizienz an Grenzen. Deshalb bewegt sich die Branche hin zu Stacking von Speicher auf Logik oder zum vertikalen Mischen von Dies. Coasia Semi liefert bereits einen volumenfähigen Bauteil aus, bei dem DRAM direkt auf einen Logic-SoC gesetzt wird.
Doch es gibt ein strukturelles Problem: Wärme. Mittlere Dies in einem 3D-Stack können thermische Energie nicht effektiv ableiten. Bei DRAM führt das zu Leckströmen, was kürzere Refresh-Zyklen erzwingt und die Systemleistung senkt. Diese thermische „Gefängnis“-Situation hat Designer jahrelang davon abgehalten, das volle Potenzial der vertikalen Integration auszuschöpfen.
Jetzt holen Hardware- und Software-Kühltechnologien endlich auf. Eine Branchenquelle sagte, dass Chips nicht mehr so stark heruntergetaktet werden müssen, nur um innerhalb von Temperaturgrenzen zu bleiben.
Jeon Deok-ho von Prime Mask Korea hat die Reihenfolge umgedreht: Zuerst wurde Stacking zwingend, weil das 2D-Shrinking an eine Wand stieß. Die Kühlung musste anschließend folgen, damit der Stack in der Produktion tatsächlich funktionieren kann.
Das bedeutet: Das Volumen von 3D-ICs wird künftig ebenso stark dem thermischen Pfad folgen wie der Interconnect-Roadmap.
Die eigentliche Frage: Wie viele 3D-Designs liegen derzeit noch auf Papier – und warten darauf, dass die Kühlung qualifiziert wird –, während andere Designs bereits durch die heutigen Wärmelimits eingeschränkt sind?
ZDNet Korea berichtet, dass immer mehr fabless-Kunden Samsung Foundry inzwischen nach Optionen für 3D-ICs fragen. Der Grund ist einfach: Das planar verkleinerte Skalieren stößt hinsichtlich der Flächeneffizienz an Grenzen. Deshalb bewegt sich die Branche hin zu Stacking von Speicher auf Logik oder zum vertikalen Mischen von Dies. Coasia Semi liefert bereits einen volumenfähigen Bauteil aus, bei dem DRAM direkt auf einen Logic-SoC gesetzt wird.
Doch es gibt ein strukturelles Problem: Wärme. Mittlere Dies in einem 3D-Stack können thermische Energie nicht effektiv ableiten. Bei DRAM führt das zu Leckströmen, was kürzere Refresh-Zyklen erzwingt und die Systemleistung senkt. Diese thermische „Gefängnis“-Situation hat Designer jahrelang davon abgehalten, das volle Potenzial der vertikalen Integration auszuschöpfen.
Jetzt holen Hardware- und Software-Kühltechnologien endlich auf. Eine Branchenquelle sagte, dass Chips nicht mehr so stark heruntergetaktet werden müssen, nur um innerhalb von Temperaturgrenzen zu bleiben.
Jeon Deok-ho von Prime Mask Korea hat die Reihenfolge umgedreht: Zuerst wurde Stacking zwingend, weil das 2D-Shrinking an eine Wand stieß. Die Kühlung musste anschließend folgen, damit der Stack in der Produktion tatsächlich funktionieren kann.
Das bedeutet: Das Volumen von 3D-ICs wird künftig ebenso stark dem thermischen Pfad folgen wie der Interconnect-Roadmap.
Die eigentliche Frage: Wie viele 3D-Designs liegen derzeit noch auf Papier – und warten darauf, dass die Kühlung qualifiziert wird –, während andere Designs bereits durch die heutigen Wärmelimits eingeschränkt sind?