IT之家, 25. August: Die Tech-Medien Wccftech berichteten gestern (24. August) in einem Blogbeitrag, dass Arm auf der Hot Chips 2026 erstmals Details zu einem AGI-CPU-Design für Agenten-KI offengelegt habe. Dabei handle es sich um den ersten selbst entwickelten und in Serie produzierten Chip des Unternehmens seit seiner Gründung vor 36 Jahren.
Der Prozessor basiert auf dem 3. Generation Neoverse V3 Kern, auf der Armv9.2-Architektur. Auf einem einzelnen Chip können maximal 136 Kerne konfiguriert werden; jeder Kern ist mit einem dedizierten L2-Cache von 2 MB ausgestattet. Die maximale Taktfrequenz liegt bei 3,7 GHz.
Der Chip wird im TSMC-3-nm-Verfahren (N3P) gefertigt und mit einem Dual-Chiplet-Design umgesetzt. Jedes Chiplet enthält mehr als 50 Milliarden Transistoren; der vollständige Chip verfügt über 100 Milliarden Transistoren. Die maximale TDP des gesamten Chips beträgt 300 W. Der Prozessor integriert Speicher und I/O auf demselben Chip, um Zugriffe mit geringer Latenz auf den Speicher zu ermöglichen; die Speicherglatenz liegt unter 100 ns.
Im Bereich der I/O bietet der Prozessor 96 PCIe-Gen6-Kanäle, unterstützt CXL 3.0-Speicher sowie Erweiterungsgeräte und ist mit einer AMBA-CHI-Erweiterungs-Verbindung ausgestattet. Er unterstützt DDR5-8800-Speicher; jeder Kern erhält eine Speicherbandbreite von 6 GB/s, und die Kapazität pro Chip beträgt 6 TB.
Die Neoverse-V3-Kerne enthalten eine Branch-Prediction-Einheit und einen Instruktions-Prefetcher. Der Instruktions-Fetch-Teil ist mit einem 64-KB-Instruktionscache ausgestattet, die Frontend-Decodier-Queue ist 10-fach, und die Decodereinheit ist ebenfalls als 10-fach ausgelegt; die Umbenennungs- und Distributions-Einheit verfügt über ein Out-of-Order-Ausführungsfenster mit mehr als 384 Einträgen und unterstützt 10-fache Distribution sowie 8-fache Commit-Ausführung.
Fortgeschrittene SIMD-Pipelining-Architektur nutzt zwei 128-Bit-Ports mit geringer Latenz für die Datenübertragung. Die Latenz vom Laden aus dem L2-Cache bis zur Verwendung beträgt 10 Takte, die Übertragungsleistung liegt bei 128 B/Takt; jeder Kern ist mit 2 MB eigenem L2-Cache ausgestattet.
