Samsung hat gerade gezeigt, warum es wichtiger ist, die HBM4-Base-Die auf fortschrittliche Logik zu verlagern, als die meisten es bislang erkennen.
Das Base Die sitzt unten im Stapel – es steuert die Schnittstelle und kontrolliert das gesamte Speichermodul. Frühere HBM-Generationen nutzten für diese Schicht einen DRAM-ähnlichen Prozess. Dieser Ansatz stößt nun jedoch hart an Grenzen, sobald die Geschwindigkeiten steigen und die Leistungsbudgets in der KI-Infrastruktur enger werden.
Samsung hat sein HBM4-Base-Die auf dem hauseigenen 4-nm-Logic-Prozess aufgebaut, während die Speicherkerne auf einem 1c-DRAM-Knoten bleiben. Interne Daten zeigen, dass die Leistung in den Base- und Core-Dies stetig sinkt, wenn der Prozess von reinem DRAM über 14 nm, 8 nm, 5 nm und schließlich 4 nm wechselt. Die TSV-zu-PHY-Repeater-Leistung fällt deutlich, während die Verzögerung akzeptabel bleibt.
Die praktischen Ergebnisse: Pins bereits bei 11,7 Gbps, mit einem Pfad Richtung 13 Gbps, plus eine bessere Gesamt-Effizienz. Samsung liefert diese Konfiguration inzwischen aus.
$MU Micron geht einen anderen Weg der ersten Generation – mit einem internen DRAM-Prozess-Base-Die, um Stabilität und Kosten in den Vordergrund zu stellen, bevor es für HBM4E auf externe Logik umschaltet.
Bei HBM4-Geschwindigkeiten geraten reine DRAM-Prozesse stärker unter Druck bei Leistung und Interface-Performance. Das Platzieren des Base Dies auf fortschrittlicher Logik wird zunehmend zu einem wirksamen Hebel für Effizienz und Bandbreite.
Dies ist eine jener leisen Architekturänderungen, die mehr zählt, als die Schlagzeilen-Spezifikationen vermuten lassen.
Das Base Die sitzt unten im Stapel – es steuert die Schnittstelle und kontrolliert das gesamte Speichermodul. Frühere HBM-Generationen nutzten für diese Schicht einen DRAM-ähnlichen Prozess. Dieser Ansatz stößt nun jedoch hart an Grenzen, sobald die Geschwindigkeiten steigen und die Leistungsbudgets in der KI-Infrastruktur enger werden.
Samsung hat sein HBM4-Base-Die auf dem hauseigenen 4-nm-Logic-Prozess aufgebaut, während die Speicherkerne auf einem 1c-DRAM-Knoten bleiben. Interne Daten zeigen, dass die Leistung in den Base- und Core-Dies stetig sinkt, wenn der Prozess von reinem DRAM über 14 nm, 8 nm, 5 nm und schließlich 4 nm wechselt. Die TSV-zu-PHY-Repeater-Leistung fällt deutlich, während die Verzögerung akzeptabel bleibt.
Die praktischen Ergebnisse: Pins bereits bei 11,7 Gbps, mit einem Pfad Richtung 13 Gbps, plus eine bessere Gesamt-Effizienz. Samsung liefert diese Konfiguration inzwischen aus.
$MU Micron geht einen anderen Weg der ersten Generation – mit einem internen DRAM-Prozess-Base-Die, um Stabilität und Kosten in den Vordergrund zu stellen, bevor es für HBM4E auf externe Logik umschaltet.
Bei HBM4-Geschwindigkeiten geraten reine DRAM-Prozesse stärker unter Druck bei Leistung und Interface-Performance. Das Platzieren des Base Dies auf fortschrittlicher Logik wird zunehmend zu einem wirksamen Hebel für Effizienz und Bandbreite.
Dies ist eine jener leisen Architekturänderungen, die mehr zählt, als die Schlagzeilen-Spezifikationen vermuten lassen.
