Im Bereich der Halbleiter-Rückwärtsanalyse hat TechInsights seit Jahrzehnten die Oberhand. Am vergangenen Wochenende veröffentlichte Dylan Patel von SemiAnalysis offiziell den ersten öffentlichen Teardown-Bericht seines STEEL-Labors (Teardown Engineering & Evaluation Lab), der sich direkt auf einen der weltweit am meisten beobachteten Chips konzentriert, den Kirin 9030 Pro, der den fortschrittlichsten N+3 Prozess von SMIC verwendet.
Der Zeitpunkt ist bemerkenswert. TechInsights wird an Private Equity verkauft, während die Einnahmen von SemiAnalysis bereits die des alten Riesen überstiegen haben. Dylan wählt diesen Punkt, um mit einem sehr technischen Teardown-Bericht zu glänzen, ergänzt durch echte Chipfotos aus dem Oregon-Labor.
Der Titel des Berichts ist eine Bombe: Der minimale Metallabstand (M0 pitch) von SMIC N+3 beträgt nur 32,5nm, kleiner als die 36nm des neuesten Intel Panther Lake Prozessors, der 18A verwendet.
Kann SMIC die metallischen Abstände ohne EUV-Lithographie feiner machen als Intel?
Wenn man diese Nachricht nur anhand des Titels betrachtet, könnte das die gesamte Halbleiterbranche in Aufruhr versetzen, aber SemiAnalysis hat in der zweiten Absatz des Berichts sofort kaltes Wasser darauf geschüttet, dies ist ein "cherry picked metric", ein absichtlich ausgewählter Indikator.
Dieser Artikel wird dir diesen Teardown-Bericht erklären.
Dichteanpassung, teurer Preis.
SMICs N+3-Prozess hat in Bezug auf die Transistordichte tatsächlich das Niveau von TSMCs N6 erreicht.
Das STEEL-Labor hat durch TEM (Transmissionselektronenmikroskop)-Schnittanalysen die Bohr-Dichte von N+3 auf 113,4 MTr/mm² gemessen, was leicht über TSMCs N6 von 107,7 MTr/mm² liegt. Die Höhe der Einheiten wurde von 252nm bei N+2 auf 228nm verringert, die Kontaktgitterabstände (CGP) wurden von 63nm auf 57nm verringert. Diese Zahlen zusammen bedeuten, dass SMIC ohne EUV durch reine DUV-Lithographie die logische Dichte auf das Niveau von TSMCs reifen 7nm gebracht hat.
Was kostet das?
Die M0-Schicht von SMIC verwendet selbstjustierende vierfache Musterung (SAQP), was bedeutet, dass das Muster einer Maske viermal bearbeitet wird, um feinere Linien zu erzielen. TSMCs N6 benötigt in derselben Schicht nur doppelte Musterung (SADP). Vierfache Musterung bedeutet mehr Masken, höhere Anforderungen an die Ausrichtungsgenauigkeit, komplexere Prozesse und höhere Kosten.
SemiAnalysis hat in den Schnittbildern direkt die Kosten der SAQP gesehen: Die M0-Graben von N+3 zeigen ein deutliches Trapezprofil (der Boden ist schmaler als die Oberseite), und am Boden des Grabens gibt es eine klare Anreicherungsschicht des Barriere-Layers. Diese Morphologie hilft zwar beim Füllen mit Kupfer, aber bei einem Abstand von 32,5nm steigt die Schwierigkeit der Prozesskontrolle dramatisch.
Um es mit einem Begriff zu erläutern, den ein Trader versteht: SMIC druckt Geldscheine mit demselben Nennwert, aber die Druckkosten sind mehrfach so hoch wie bei TSMC, und das Risiko der Ausbeute ist höher. Die Dichte ist gleich, die Ökonomie ist völlig anders.
Kirin 9030: Unter eingeschränkten Bedingungen jede Zoll Silizium auspressen.
Die Chipdesignfähigkeiten von Huawei HiSilicon sind eine ganz andere Geschichte.
Was die Chipfläche angeht, sind der Kirin 9030 und die vorherige Generation 9020 fast gleich groß (ca. 140mm²), aber im Inneren ist mehr Stuff untergebracht: Die CPU wurde von 1 großem Kern + 3 mittelgroßen Kernen auf 1 groß + 4 mittelgroße aufgerüstet, die GPU-Recheneinheiten wurden von 4 auf 6 erhöht und die NPU hat auch einen zusätzlichen Tiny-Kern erhalten, alle Cache-Stufen wurden aufgerüstet. Die Dichte von N+3 ermöglicht es Huawei, mehr Logikeinheiten in derselben Chipgröße unterzubringen.
Leistungstechnisch hat das STEEL-Labor öffentlich zugängliche Benchmark-Daten zitiert und eine klare Positionierung gegeben: Die GPU-Leistung des Kirin 9030 (Maleoon 935) entspricht etwa dem Flaggschiff-Level von 2022, die 3DMark WLE-Bewertung wurde um 70% gegenüber der vorherigen Generation gesteigert, leicht über Snapdragon 8+ Gen 1, aber im Vergleich zum aktuellen Flaggschiff Snapdragon 8 Elite Gen 5 liegt die Differenz bei 2,4 bis 2,6 Mal.
Die Situation bei der CPU verdeutlicht das Problem noch mehr. Die Leistung pro Takt (IPC) des großen Kerns TaiShan Prime liegt etwa auf dem Niveau des Arm Cortex-X2, einem Design aus dem Jahr 2021. Der M1 Firestorm-Kern von Apple, der 2020 vorgestellt wurde, hat immer noch einen IPC, der um 35% höher ist. Der neueste Apple M5 P-Kern hat einen IPC, der um 60% höher ist, und die absolute Leistung ist 2,7 Mal so hoch.
Die Wurzel der Differenz liegt nicht im Design, sondern im Prozess. Apple und Qualcomm verwenden TSMCs N4 und N3P, diese Prozesse haben auf der Spannungs-Frequenz-Kurve einen wesentlichen Vorteil: Mehr Transistoren können auf demselben Raum untergebracht werden, und bei gleichem Stromverbrauch kann eine höhere Frequenz erzielt werden. Huaweis Kern-Designniveau entspricht der vorherigen Generation der Spitzenindustrie, ist aber in zwei Generationen hinter der Fertigungstechnik gefangen.
Wenn der Prozess nicht mehr weitergeht, bereitet sich Huawei darauf vor, zu "falten".
Der zukunftsträchtigste Teil des Berichts ist die von Huawei auf der ISCAS-Konferenz 2026 vorgestellte τ-Scaling-Gesetzgebung und die LogicFolding-Roadmap.
Traditionelles Halbleiter-Scaling schreitet auf einer zweidimensionalen Ebene voran: Transistoren verkleinern, Metallleitungen verfeinern. Das Mooresche Gesetz hat Jahrzehnte gedauert und im Wesentlichen genau das getan. Huawei schlägt jetzt das τ-Scaling vor, das Optimierungsziel vom räumlichen Bereich in den zeitlichen Bereich verlagert, wobei der Kern darin besteht, die Kosten für Datenbewegung und -verarbeitung zu verkürzen, einschließlich der Schaltverzögerung von Transistoren, der Signalverzögerung und der Verzögerung bei Berechnung und Speicherung.
LogicFolding ist die ingenieurtechnische Umsetzung dieser Theorie. Einfach gesagt, es bedeutet, dass dasselbe Logikmodul in zwei Schichten aufgeteilt wird, die sich gegenüberliegen, und durch extrem feine Abstände verbunden werden. Der direkte Vorteil davon ist, die längste Signalstrecke zu verkürzen. Ein großer Teil des Stromverbrauchs und der Verzögerungen in modernen Chips entfällt auf das Treiben langer Verbindungen und Puffer. Wenn die Logik vertikal gefaltet wird, verkürzt sich der kritische Pfad, die Frequenz kann steigen und der Stromverbrauch kann sinken.
Huawei hat einen aggressiven Fahrplan vorgelegt: Die große Kernfrequenz des Kirin 9030 beträgt 2,75GHz, im Labor wurden bereits 3,39GHz Prototypen erfolgreich getestet, mit dem Ziel, bis 2031 5GHz zu erreichen und gleichzeitig durch 3D-Stacking die äquivalente Dichte auf 295 MTr/mm² zu pushen, vergleichbar mit TSMCs 14A-Niveau.
SemiAnalysis bleibt diesbezüglich vorsichtig. Sie weisen darauf hin, dass Huwaei's Dichteberechnungsmethoden von traditionellen Foundries abweichen: Die Dichte des 3D-Stackings wird nach Verpackungsfläche berechnet, indem mehrere aktive Logikebenen übereinandergestapelt werden, was natürlich zu höheren Zahlen führt. Wenn man dieselbe Methode auf AMDs MI450X (N2 Oberseite + N3P Unterseite) anwendet, könnte die theoretische Dichte bis zu 460,2 MTr/mm² erreichen, was weit über Huaweis Ziel von 2031 hinausgeht.
Aber die Richtung selbst ist bemerkenswert. Huawei verfolgt diesen Weg, um unter den Einschränkungen des Prozesses die "Arbeiten der Foundries auf die Systemdesignunternehmen zu übertragen. AMDs V-Cache hat 3D-Stacking bei Caches verwendet, AMDs MI350X hat IO und Interconnects auf die untere Chip-Ebene verschoben, was Huawei noch umfassender macht, indem es denselben Logikblock zerlegt und vertikal anordnet, was eine ganz andere Ebene an Ingenieursherausforderungen darstellt.
Exportkontrollen haben die Dimension des Wettbewerbs neu definiert.
Die letzte Schlussfolgerung von SemiAnalysis ist klar und deutlich: Exportkontrollen haben den Fortschritt der chinesischen Chips nicht aufgehalten, sondern den Pfad und die Kosten des Fortschritts verändert.
SMICs N+3 beweist, dass man N6-niveau Logikdichte auch ohne EUV erreichen kann. Aber dieser Weg ist kostspieliger, die Prozesse sind komplexer und die Ausbeute schwieriger zu kontrollieren. Je weiter man geht, desto schwieriger wird jeder Schritt: mehr Masken, strengere Ausrichtungsgenauigkeit, teurere Mehrfachmusterung. Theoretisch könnte N+4 137,8 MTr/mm² erreichen (vergleichbar mit TSMCs N5), und N+5 könnte, wenn man die Stromversorgung von hinten hinzufügt, sogar nahe an Intels 18A HP-Bibliothek kommen. Aber jeder Schritt ist schwieriger, teurer und hat weniger Toleranzspielraum als der vorherige.
Gleichzeitig verlagern sich die N+2 und N+3 Prozesse von SMIC zu Hua Hong, und Designunternehmen wie Alibaba Pingtouge und Cambricon könnten ebenfalls davon profitieren. Das Wissen über Chipfertigung breitet sich von einzelnen Foundries auf das gesamte Ökosystem aus, was die Wirksamkeit von Sanktionen gegen einzelne Unternehmen weiter verwässert.
Auf der Designseite arbeiten Huawei und die Peking-Universität bereits an einem inländischen EDA-Toolprototyp für LogicFolding. Das bedeutet nicht, dass die vollständige Toolchain von Synopsys und Cadence ersetzt wurde, aber inländische EDA entwickelt sich in Richtung "Architektur-Prozess-Verpackung synergistische Optimierung".
Ein interessanter Punkt: STEEL hat beim Teardown festgestellt, dass der DRAM des Kirin 9030 Pro von Samsung (K4L2E165YD, LPDDR5X-9600, 1a Fertigungsprozess) stammt, während die 16GB Pro Max-Version sowohl Samsung als auch ChangXin Storage (CXMT) Verpackungen aufweist. Das Verpackungsdatum des ChangXin-Chips ist auf die 45. Woche 2025 datiert und die Prozessdichte entspricht dem industriellen Niveau von 1z. Das bedeutet, dass chinesische Speicherchips bereits in die Lieferkette von Huawei Flagships eingetreten sind, obwohl der Prozess hinter dem von Samsung und SK Hynix um ein bis zwei Generationen zurückliegt.
Für Investoren sind die wirklich verfolgbaren Signale, ob die 3D-Stacking-Route von Huawei es schaffen kann, dass chinesische Chips in Szenarien wie Handys, KI-Inferenz und Netzwerkausrüstung zu einem ausreichenden Niveau gelangen, während die Kosten kontrollierbar bleiben.
Sobald die Nutzung etabliert ist, wird der strategische Wert dieser Lieferkette neu bewertet.